1.一種用于嵌入式處理器擴(kuò)展DVI顯示輸出的電路，其特征在于：由嵌入式處理器，F(xiàn)PGA芯片和DVI編碼芯片組成；
嵌入式處理器處理生成的圖像畫面數(shù)據(jù)存入在內(nèi)存中開辟的指定的幀緩存區(qū)域；嵌入式處理器控制FPGA芯片通過(guò)PCIe總線以Bus Master DMA方式從嵌入式處理器內(nèi)存中指定的幀緩存區(qū)域逐像素讀取數(shù)據(jù)；FPGA芯片實(shí)現(xiàn)數(shù)據(jù)串并轉(zhuǎn)換及提取有效像素?cái)?shù)據(jù)，并根據(jù)設(shè)定的分辨率按照VESA標(biāo)準(zhǔn)的輸出RGB并行視頻數(shù)據(jù)；FPGA芯片輸出的RGB并行視頻數(shù)據(jù)通過(guò)DVI編碼芯片實(shí)現(xiàn)DVI視頻數(shù)據(jù)的輸出。
2.根據(jù)權(quán)利要求1所述一種用于嵌入式處理器擴(kuò)展DVI顯示輸出的電路，其特征在于：所述幀緩存區(qū)域?yàn)槲锢淼刂愤B續(xù)的幀緩存區(qū)域。
3.根據(jù)權(quán)利要求1所述一種用于嵌入式處理器擴(kuò)展DVI顯示輸出的電路，其特征在于：一幀圖像數(shù)據(jù)通過(guò)DMA數(shù)據(jù)傳輸?shù)拇螖?shù)由圖像大小和一次DMA傳輸?shù)淖止?jié)數(shù)決定；每次DMA傳輸開始時(shí)機(jī)由FPGA芯片產(chǎn)生的表示上一次傳輸數(shù)據(jù)輸出即將完成的中斷信號(hào)觸發(fā)。
4.根據(jù)權(quán)利要求3所述一種用于嵌入式處理器擴(kuò)展DVI顯示輸出的電路，其特征在于：一次DMA傳輸最大不超過(guò)4096bytes，能夠通過(guò)多次DMA傳輸完成一幀圖像數(shù)據(jù)的傳輸。
5.根據(jù)權(quán)利要求1所述一種用于嵌入式處理器擴(kuò)展DVI顯示輸出的電路，其特征在于：FPGA芯片采用串行流水線架構(gòu)實(shí)現(xiàn)數(shù)據(jù)串并轉(zhuǎn)換、有效像素?cái)?shù)據(jù)的提取以及按照VESA標(biāo)準(zhǔn)的輸出并行RGB視頻數(shù)據(jù)。
6.一種用于嵌入式處理器擴(kuò)展DVI顯示輸出的方法，其特征在于：包括以下步驟：
步驟1：在嵌入式處理器運(yùn)行內(nèi)存中開辟一段物理地址連續(xù)的區(qū)域作為幀緩存區(qū)域；
步驟2：通過(guò)嵌入式處理器將處理生成的圖像數(shù)據(jù)放入所述幀緩存區(qū)域；
步驟3：嵌入式處理器控制FPGA芯片利用PCIe總線以Bus Master DMA方式從所述的幀緩存區(qū)域逐像素讀取圖像數(shù)據(jù)，一次DMA傳輸最大不超過(guò)4096bytes；
步驟4：在FPGA芯片中實(shí)現(xiàn)數(shù)據(jù)串并轉(zhuǎn)換及有效像素?cái)?shù)據(jù)提取，并根據(jù)設(shè)定的分辨率輸出符合VESA標(biāo)準(zhǔn)的并行RGB數(shù)據(jù)；
步驟5：待上次DMA傳輸像素?cái)?shù)據(jù)即將輸出完時(shí)，以中斷方式通知嵌入式處理器，并開始下一次DMA數(shù)據(jù)傳輸；
步驟6：重復(fù)步驟3～步驟5；直至一幀圖像數(shù)據(jù)傳輸完成；
步驟7：重復(fù)步驟6，實(shí)現(xiàn)圖像數(shù)據(jù)的連續(xù)顯示輸出。