本發(fā)明涉及一種電路布局結(jié)構(gòu)，特別涉及一種標(biāo)準(zhǔn)單元庫時序測試電路布局結(jié)構(gòu)及布局方法。

背景技術(shù)：

隨著集成電路設(shè)計與制造工藝的不斷發(fā)展，在數(shù)字集成電路中基于標(biāo)準(zhǔn)單元庫的設(shè)計方法逐步趨于標(biāo)準(zhǔn)化，已在各類專用集成電路的設(shè)計過程中廣泛應(yīng)用。隨著工藝的特征尺寸達到納米級，單個晶體管的延遲時間縮短到皮秒，集成電路設(shè)計人員需要更加精確的延遲參數(shù)，以便于在最初的設(shè)計中，更好的預(yù)留余量，防止因為余量不足造成返工和余量過大造成的浪費。這些對標(biāo)準(zhǔn)單元庫的測試精度提出了更高的要求，如何評測標(biāo)準(zhǔn)單元庫設(shè)計的優(yōu)劣已成為集成電路設(shè)計人員不得不重視的問題。然而傳統(tǒng)的環(huán)形布局結(jié)構(gòu)存在一些固有問題，如圖1、2分別為簡單的環(huán)形電路布局結(jié)構(gòu)：長方形的電路布局雖然簡單易懂，但是不利于后期整個芯片的測試布局；正方形的電路布局顯然在中心部分浪費了太多的布局資源。且這兩種結(jié)構(gòu)隨著測試環(huán)級數(shù)的增加，會使得測試環(huán)橫向拉長，對頂層的擺放造成困難。圖3為單邊S形電路布局結(jié)構(gòu)：這種電路布局方式實現(xiàn)了布局資源的良好利用，但是首尾兩點間連線過長，增加了互連的影響，隨著測試環(huán)級數(shù)的增加，使得整個測試環(huán)時序測試的準(zhǔn)確性降低。以上幾種測試電路的方法結(jié)構(gòu)，在資源利用、擺放布局和延遲精度上無法綜合統(tǒng)一，因此迫切需要發(fā)展一種符合實際布局需求的高精度延遲測試方法。

通常將時序測試電路布局結(jié)構(gòu)設(shè)計成環(huán)狀，以便更好的評估出待測標(biāo)準(zhǔn)單元的延時信息。同時隨著工藝的不斷進步，互連線上的延時日益明顯。應(yīng)將先進工藝引起的標(biāo)準(zhǔn)單元庫之間的互連延遲考慮進去，另外，為了獲得精確的目標(biāo)單元的延時，標(biāo)準(zhǔn)單元庫的連接環(huán)境應(yīng)保持一致以降低工藝偏差，保證工藝一致性。

技術(shù)實現(xiàn)要素：

本發(fā)明是針對傳統(tǒng)環(huán)形結(jié)構(gòu)電路布局在頂層互連難度大、布局資源浪費、單元間互連線長的問題，提出了一種標(biāo)準(zhǔn)單元庫時序測試電路布局結(jié)構(gòu)及布局方法，對稱式S形環(huán)路結(jié)構(gòu)，具有優(yōu)化布局設(shè)計、提高布局空間利用率、降低互連影響等優(yōu)點，同時還可以緩解頂層擺放的問題。

本發(fā)明的技術(shù)方案為：一種標(biāo)準(zhǔn)單元庫時序測試電路布局結(jié)構(gòu)，由偶數(shù)個標(biāo)準(zhǔn)單元組成的時序測試電路，已存入標(biāo)準(zhǔn)單元庫中的標(biāo)準(zhǔn)單元有固定長和寬，整個時序測試電路中所有標(biāo)準(zhǔn)單元排成首尾相連左右上下均對稱式S形環(huán)路結(jié)構(gòu)。

所述對稱式S形環(huán)路結(jié)構(gòu)的長和寬相等。

所述標(biāo)準(zhǔn)單元庫時序測試電路布局結(jié)構(gòu)的布局方法，首先設(shè)置實際電路版圖允許的布局空間，設(shè)置布局空間的橫向長度H1和縱向?qū)挾菻2，初始化橫向和縱向標(biāo)準(zhǔn)單元的數(shù)目n、m，通過Cadence軟件提取標(biāo)準(zhǔn)單元庫中標(biāo)準(zhǔn)單元反相器參數(shù)，參數(shù)為反相器的長度l、寬度w；

然后進行起點坐標(biāo)的設(shè)置，然后計算對稱S形結(jié)構(gòu)的總長度為L=n×l和總寬度W=m×w；

求取結(jié)構(gòu)橫向總長度與縱向總寬度差值的絕對值，即∣L-W∣，如果數(shù)值大于前一次計算的數(shù)值，則保留前一次數(shù)值；判斷∣L-W∣是否小于0.1，如果小于0.1且滿足L、W分別小于H1、H2則在結(jié)構(gòu)中橫向、縱向的標(biāo)準(zhǔn)單元數(shù)目為此次計算中的n、m，如∣L-W∣大于0.1或L、W分別大于L1、L2，則n、m分別加1后回到橫向總長度與縱向總寬度的計算步驟上重新計算；

根據(jù)所得布局空間所得橫向、縱向的標(biāo)準(zhǔn)單元數(shù)目，將標(biāo)準(zhǔn)單元首位相連排列在電路板上，根據(jù)需要設(shè)定輸入點和輸出點，輸入輸出點為任意兩個緊挨著的點，輸入點為流入的起點，輸出為流出的終點，既得所需時序測試電路。

本發(fā)明的有益效果在于：本發(fā)明標(biāo)準(zhǔn)單元庫時序測試電路布局結(jié)構(gòu)及布局方法，提出的對稱式S形結(jié)構(gòu)，相比于簡單長方形、正方形電路布局，解決了標(biāo)準(zhǔn)單元數(shù)目增加，測試環(huán)橫向拉長問題，且測試環(huán)形狀得到收斂，為頂層電路擺放提供便利，同時優(yōu)化了布局設(shè)計、提高了布局空間的利用率，并隨著標(biāo)準(zhǔn)單元數(shù)量的增加，優(yōu)勢會更加明顯；本發(fā)明相比于單邊S形電路布局，解決了首尾標(biāo)準(zhǔn)單元間互連線過長問題，降低了互連線的影響，使得時序測試更加準(zhǔn)確；本發(fā)明結(jié)構(gòu)優(yōu)化算法的結(jié)構(gòu)與實際電路布局結(jié)構(gòu)一致，使得信號路徑更加合理，使得時序測試更加準(zhǔn)確；本發(fā)明結(jié)構(gòu)優(yōu)化算法結(jié)構(gòu)與Cadence軟件相結(jié)合的思想，方便布局布線，使得時序測試過程更加簡單方便，提高了工作效率。

附圖說明

圖1為長方形環(huán)形電路布局結(jié)構(gòu)示意圖；

圖2為正方形環(huán)形電路布局結(jié)構(gòu)示意圖；

圖3為單邊S形電路布局結(jié)構(gòu)示意圖；

圖4為本發(fā)明對稱式S形電路布局結(jié)構(gòu)圖；

圖5為本發(fā)明反相器對稱式S形環(huán)路結(jié)構(gòu)實施例原理圖；

圖6為本發(fā)明單個反相器棍棒圖；

圖7為本發(fā)明Cadence軟件中對稱式S形結(jié)構(gòu)實際擺放布局棍棒圖示意圖；

圖8為本發(fā)明計算結(jié)構(gòu)中標(biāo)準(zhǔn)單元最優(yōu)個數(shù)的流程圖；

圖9為本發(fā)明環(huán)路結(jié)構(gòu)優(yōu)化算法示意圖。

具體實施方式

對稱式S形環(huán)路結(jié)構(gòu)解決了傳統(tǒng)結(jié)構(gòu)的固有問題，做到了布局優(yōu)化、空間資源利用與時序測試精確性的綜合統(tǒng)一。如圖4所示的對稱式S形環(huán)路結(jié)構(gòu)，U1-U14為標(biāo)準(zhǔn)單元陣列，U1-U7、U8-U14分別構(gòu)成了左右兩個單邊S形環(huán)路結(jié)構(gòu)，U1從中間開始向右走，然后向上U2，再向左U3，依次向上走S形到U7向左到中間位置；U8從中間開始向左走，依次向下走S形到U14向右到中間位置，正對U1起始點，兩單邊S形的橫向單元距離相同，兩單邊S形的縱向單元距離相同；U1與U14、U7與U8通過互連線將兩個單邊S形結(jié)構(gòu)首尾相連成對稱式S形環(huán)路結(jié)構(gòu)。U8、U10、U12、U14和U1、U3、U5、U7分別為兩個單邊S形結(jié)構(gòu)在縱向上的標(biāo)準(zhǔn)單元陣列。

兩個單邊的S形結(jié)構(gòu)通過首尾相連形成對稱式S形環(huán)路結(jié)構(gòu)，在Cadence中將對稱式S形結(jié)構(gòu)寫成環(huán)路結(jié)構(gòu)優(yōu)化算法，從而實現(xiàn)時序的測試。通過結(jié)構(gòu)優(yōu)化算法保證對稱式S形結(jié)構(gòu)在整體上呈正方形，實現(xiàn)布局面積利用的最大化。且由于單個標(biāo)準(zhǔn)單元的參數(shù)固定，從而得出計算出結(jié)構(gòu)中所能包括的標(biāo)準(zhǔn)單元最優(yōu)數(shù)量。

為了獲得更精確的時序參數(shù)，提出了一種高精度標(biāo)準(zhǔn)單元庫的時序測試電路布局結(jié)構(gòu)。為對稱式S形結(jié)構(gòu)，由兩個單邊的S形結(jié)構(gòu)首尾相連構(gòu)成。如圖5所示反相器對稱式S形環(huán)路結(jié)構(gòu)實施例原理圖，反相器為待測的標(biāo)準(zhǔn)單元，N級反相器組成環(huán)路結(jié)構(gòu)。通過測試得N級反相器的總延遲時間為T1，得到單個反相器的延遲時間為T1/N。測試的T1的數(shù)值很小，所以標(biāo)準(zhǔn)單元間互連線的排布就特別重要，排布不好可導(dǎo)致測試的精度達不到要求。

實例中選擇的標(biāo)準(zhǔn)單元為反相器，其棍棒圖結(jié)構(gòu)如圖6所示。其對稱式S形環(huán)路結(jié)構(gòu)棍棒圖結(jié)構(gòu)如圖7所示。首先設(shè)置實際電路版圖允許的布局空間，設(shè)置布局空間的橫向長度H1和縱向?qū)挾菻2，初始化橫向和縱向標(biāo)準(zhǔn)單元的數(shù)目n、m，由于結(jié)構(gòu)優(yōu)化算法用于計算方形結(jié)構(gòu)布局空間中組成對稱式S型結(jié)構(gòu)的橫向與縱向標(biāo)準(zhǔn)單元的數(shù)目，所以初始值不需要特意計算，可以設(shè)置成n=m=1或者其他常數(shù)，通過Cadence軟件提取標(biāo)準(zhǔn)單元庫中標(biāo)準(zhǔn)單元反相器參數(shù)，主要參數(shù)為反相器的長度（length）、寬度（width）。然后進行起點坐標(biāo)的設(shè)置，因為算法只為求對稱S形結(jié)構(gòu)中標(biāo)準(zhǔn)單元的個數(shù)，并不針對具體電路布局結(jié)構(gòu)，因此起點坐標(biāo)只需設(shè)置為（0，0）或者其他任意常數(shù)值。然后計算對稱S形結(jié)構(gòu)的總長度為L=n×length（n為橫向上標(biāo)準(zhǔn)單元數(shù)量）和總寬度W=m×width（m為縱向上標(biāo)準(zhǔn)單元的數(shù)量）；求取結(jié)構(gòu)橫向總長度與縱向總寬度差值的絕對值，即∣L-W∣，如果數(shù)值大于前一次計算的數(shù)值，則保留前一次數(shù)值；判斷∣L-W∣是否小于0.1，如果小于0.1且滿足L、W分別小于H1、H2則在結(jié)構(gòu)中橫向、縱向的標(biāo)準(zhǔn)單元數(shù)目為此次計算中的n、m，如∣L-W∣大于0.1或L、W分別大于L1、L2，則n、m分別加1后回到橫向總長度與縱向總寬度的計算步驟上重新計算。具體流程圖如圖8。

通過結(jié)構(gòu)優(yōu)化算法計算得本實例所述的結(jié)構(gòu)中包括60級標(biāo)準(zhǔn)單元陣列，橫向標(biāo)準(zhǔn)單元的數(shù)目為12（即n=12），縱向標(biāo)準(zhǔn)單元的數(shù)目為10（即m =10）。環(huán)路結(jié)構(gòu)優(yōu)化算法結(jié)構(gòu)如圖9所示，U03-U032與右側(cè)的單邊S形結(jié)構(gòu)一致，U00-U02和U033-U059與左側(cè)的單邊S形結(jié)構(gòu)一致。通過U00與U059、U032與U033首尾相連構(gòu)成對稱式環(huán)狀電路布局。結(jié)構(gòu)中橫向支路上為標(biāo)準(zhǔn)單元陣列，右側(cè)單邊S形結(jié)構(gòu)中10條橫向支路上的標(biāo)準(zhǔn)單元陣列分別是U03-U05、U06-U08、U09-U011最后排布到U030-U032；左側(cè)單邊S形結(jié)構(gòu)中4條橫向支路上的標(biāo)準(zhǔn)單元陣列分別為U033-U035、U036-U038、最后排布到U00-U02。

實例的實際電路排布如圖7所示的對稱式S形結(jié)構(gòu)棍棒圖。電路結(jié)構(gòu)根據(jù)圖9的結(jié)構(gòu)優(yōu)化算法排布，根據(jù)需要設(shè)定輸入點和輸出點，輸入輸出點為任意兩個緊挨著的點，輸入點為流入的起點如圖4所示箭尾，輸出為流出的終點如圖4所示箭頭，從標(biāo)準(zhǔn)單元陣列U00開始向右側(cè)排布，依次是U01、U02、U03、U04、U05；然后向上排布U06；接著向左側(cè)排布分別是U07、U08；然后向上排布U09；接著向右側(cè)排布U010、U011；再向上排布U012后向左側(cè)排布U013、U014，依此順序排布直到U032，在U032后并不向上排布而是繼續(xù)向左排布U033、U034、U035，依此順序排布直到U09，形成對稱式S形結(jié)構(gòu)。在對稱式S形結(jié)構(gòu)的縱向上標(biāo)準(zhǔn)單元陣列的數(shù)目為偶數(shù)，從而保證形成對稱式S形結(jié)構(gòu)。在標(biāo)準(zhǔn)單元陣列的排布完成后，需要將各個標(biāo)準(zhǔn)單元填充到陣列的中，即用各個標(biāo)準(zhǔn)單元代替標(biāo)準(zhǔn)單元陣列，如圖9中，標(biāo)準(zhǔn)單元U00-1、U00-2填充標(biāo)準(zhǔn)單元陣列U00中，標(biāo)準(zhǔn)單元U02-1、U02-2填充到標(biāo)準(zhǔn)單元陣列U02中。每個標(biāo)準(zhǔn)單元陣列包括的兩個標(biāo)準(zhǔn)單元。其中標(biāo)準(zhǔn)單元U00-1作為布局電路的輸入，標(biāo)準(zhǔn)單元U059-2作為布局電路的輸出。同時在本實例中將縱向標(biāo)準(zhǔn)單元為偶數(shù)的轉(zhuǎn)換為縱向上標(biāo)準(zhǔn)單元陣列為偶數(shù)。需要注意的是：在實際電路布局時，不強調(diào)標(biāo)準(zhǔn)單元開始的位置，圖1中從中央開始布局和圖9中從左下角開始布局均可以，只需要在規(guī)定的布局空間中將結(jié)構(gòu)優(yōu)化算法得到的標(biāo)準(zhǔn)單元排布成對稱式S形結(jié)構(gòu)，且結(jié)構(gòu)橫向總長度與縱向總寬度比值接近1：1即可。

標(biāo)準(zhǔn)單元排布完成后，對稱式S形環(huán)路結(jié)構(gòu)中各個標(biāo)準(zhǔn)單元，所處的連接環(huán)境保持一致，以保證工藝的一致性。對稱式S形環(huán)路結(jié)構(gòu)中各個標(biāo)準(zhǔn)單元間的互連線一致，即標(biāo)準(zhǔn)單元U00-1-U059-2之間的互連線尺寸、材料等參數(shù)保持一致。隨著工藝的不斷進步，互連線上的延時日益明顯，因而高精度的標(biāo)準(zhǔn)單元庫的時序測試需要將互連延遲考慮在內(nèi)。由于標(biāo)準(zhǔn)單元間的連接必須用到互連線，所以必須降低互連的影響。保證標(biāo)準(zhǔn)單元間的互連線尺寸等參數(shù)的一致，可以消除來自互連線實際長度不定的影響，提高時序測試精確度。

實例中對稱式S形環(huán)路結(jié)構(gòu)與Cadence軟件相結(jié)合（在Cadence中只需按照圖6將對應(yīng)的反相器轉(zhuǎn)換成版圖），對60個標(biāo)準(zhǔn)單元陣列進行對稱式S形測試結(jié)構(gòu)布局，實現(xiàn)時序的測試。且從圖6中可以看出，將標(biāo)準(zhǔn)單元自動布局布線成對稱式S形結(jié)構(gòu)，避免了手動布圖的繁瑣，同時可以清晰的反映出，對稱式S形結(jié)構(gòu)大大提高了布局空間的利用率，縮短了標(biāo)準(zhǔn)單元間的互連線。

所述的結(jié)構(gòu)應(yīng)用在實際芯片設(shè)計中，通過了流片驗證。綜上所述，本實例所提供的高精度標(biāo)準(zhǔn)單元庫時序測試電路布局結(jié)構(gòu)設(shè)計，具有延遲參數(shù)精確度高、布局資源利用率高、為頂層擺放提供便利、結(jié)構(gòu)穩(wěn)定性和實用性更強等優(yōu)點。