本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，尤其涉及一種用于可編程邏輯器件的芯片復(fù)位電路及方法。

背景技術(shù)：

由于FPGA(Field-Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)芯片等可編程邏輯器件中包含很多存儲(chǔ)單元，一旦某些存儲(chǔ)器由于電源電壓下降導(dǎo)致翻轉(zhuǎn)flip,其存儲(chǔ)值也將發(fā)生翻轉(zhuǎn)，進(jìn)而導(dǎo)致電路不正常工作。同時(shí)，可編程邏輯器件中各存儲(chǔ)器的保持retention電壓并不是完全相同，會(huì)有變化，當(dāng)電源電壓壓降到某一個(gè)值，retention電壓低的存儲(chǔ)器值已經(jīng)flip,但高的并沒有被flip，導(dǎo)致存儲(chǔ)器復(fù)位不同時(shí)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供了一種用于可編程邏輯器件的芯片復(fù)位電路及方法，以至少解決現(xiàn)有存儲(chǔ)器復(fù)位不同時(shí)的問題。

本發(fā)明提供了一種用于可編程邏輯器件的芯片復(fù)位電路，包括：至少一個(gè)存儲(chǔ)器電壓檢測(cè)電路，邏輯電路電源壓降檢測(cè)電路，及復(fù)位控制電路；至少一個(gè)存儲(chǔ)器電壓檢測(cè)電路均勻的設(shè)置在可編程邏輯器件內(nèi)，并分別電連接一個(gè)存儲(chǔ)器，分別用于檢測(cè)存儲(chǔ)器的實(shí)際供電電壓，根據(jù)實(shí)際供電電壓與存儲(chǔ)器的保持電壓，輸出存儲(chǔ)器判斷結(jié)果至復(fù)位控制電路；邏輯電路電源壓降檢測(cè)電路用于檢測(cè)邏輯電路電源的實(shí)時(shí)電壓，比較實(shí)時(shí)電壓與基準(zhǔn)電壓，并輸出電源比較結(jié)果至復(fù)位控制電路；復(fù)位控制電路用于根據(jù)存儲(chǔ)器判斷結(jié)果及電源比較結(jié)果，判斷是否需要對(duì)可編程邏輯器件進(jìn)行復(fù)位，若至少一個(gè)存儲(chǔ)器需要復(fù)位或者邏輯電路電源的實(shí)時(shí)電壓低于基準(zhǔn)電壓，則需要對(duì)可編程邏輯器件進(jìn)行復(fù)位，輸出復(fù)位信號(hào)，控制復(fù)位可編程邏輯器件。

進(jìn)一步的，存儲(chǔ)器電壓檢測(cè)電路用于電連接存儲(chǔ)器的專用電源，檢測(cè)專用電源的電壓，作為實(shí)際供電電壓；獲取存儲(chǔ)器的保持電壓，根據(jù)預(yù)設(shè)的保護(hù)策略，計(jì)算保持電壓對(duì)應(yīng)的保護(hù)電壓；比較實(shí)際供電電壓及保護(hù)電壓，輸出存儲(chǔ)器判斷結(jié)果；當(dāng)實(shí)際供電電壓低于保護(hù)電壓時(shí)，輸出存儲(chǔ)器需要復(fù)位的存儲(chǔ)器判斷結(jié)果。

進(jìn)一步的，邏輯電路電源壓降檢測(cè)電路用于根據(jù)可編程邏輯器件的最低工作電壓計(jì)算基準(zhǔn)電壓，當(dāng)實(shí)時(shí)電壓低于述基準(zhǔn)電壓時(shí)，輸出邏輯電路電源的實(shí)時(shí)電壓低于基準(zhǔn)電壓的電源比較結(jié)果。

進(jìn)一步的，還包括設(shè)置在邏輯電路電源壓降檢測(cè)電路與復(fù)位控制電路之間的，和/或，設(shè)置在邏輯電路電源壓降檢測(cè)電路與邏輯電路電源之間的去毛刺電路，去毛刺電路用于采用延遲輸出的方式，去除實(shí)時(shí)電壓的毛刺壓降信號(hào)導(dǎo)致的電源比較結(jié)果攜帶的毛刺信號(hào)。

進(jìn)一步的，邏輯電路電源壓降檢測(cè)電路還用于在可編程邏輯器件處于待機(jī)狀態(tài)時(shí)，觸發(fā)關(guān)閉狀態(tài)，并持續(xù)輸出邏輯電路電源的實(shí)時(shí)電壓高于基準(zhǔn)電壓的電源比較結(jié)果。

本發(fā)明還提供了一種用于可編程邏輯器件的芯片復(fù)位方法，用于本發(fā)明提供的芯片復(fù)位電路；方法包括：

均勻的設(shè)置在可編程邏輯器件內(nèi)、并分別電連接一個(gè)存儲(chǔ)器的至少一個(gè)存儲(chǔ)器電壓檢測(cè)電路，分別檢測(cè)存儲(chǔ)器的實(shí)際供電電壓，根據(jù)實(shí)際供電電壓與存儲(chǔ)器的保持電壓，輸出存儲(chǔ)器判斷結(jié)果至復(fù)位控制電路；

邏輯電路電源壓降檢測(cè)電路檢測(cè)邏輯電路電源的實(shí)時(shí)電壓，比較實(shí)時(shí)電壓與基準(zhǔn)電壓，并輸出電源比較結(jié)果至復(fù)位控制電路；

復(fù)位控制電路根據(jù)存儲(chǔ)器判斷結(jié)果及電源比較結(jié)果，判斷是否需要對(duì)可編程邏輯器件進(jìn)行復(fù)位，若至少一個(gè)存儲(chǔ)器需要復(fù)位或者邏輯電路電源的實(shí)時(shí)電壓低于基準(zhǔn)電壓，則需要對(duì)可編程邏輯器件進(jìn)行復(fù)位，輸出復(fù)位信號(hào)，控制復(fù)位可編程邏輯器件。

進(jìn)一步的，存儲(chǔ)器電壓檢測(cè)電路，分別檢測(cè)存儲(chǔ)器的實(shí)際供電電壓，根據(jù)實(shí)際供電電壓與存儲(chǔ)器的保持電壓，輸出存儲(chǔ)器判斷結(jié)果至復(fù)位控制電路包括：存儲(chǔ)器電壓檢測(cè)電路電連接存儲(chǔ)器的專用電源，檢測(cè)專用電源的電壓，作為實(shí)際供電電壓；獲取存儲(chǔ)器的保持電壓，根據(jù)預(yù)設(shè)的保護(hù)策略，計(jì)算保持電壓對(duì)應(yīng)的保護(hù)電壓；比較實(shí)際供電電壓及保護(hù)電壓，輸出存儲(chǔ)器判斷結(jié)果；當(dāng)實(shí)際供電電壓低于保護(hù)電壓時(shí)，輸出存儲(chǔ)器需要復(fù)位的存儲(chǔ)器判斷結(jié)果。

進(jìn)一步的，邏輯電路電源壓降檢測(cè)電路檢測(cè)邏輯電路電源的實(shí)時(shí)電壓，比較實(shí)時(shí)電壓與基準(zhǔn)電壓，并輸出電源比較結(jié)果至復(fù)位控制電路包括：邏輯電路電源壓降檢測(cè)電路根據(jù)可編程邏輯器件的最低工作電壓計(jì)算基準(zhǔn)電壓，當(dāng)實(shí)時(shí)電壓低于述基準(zhǔn)電壓時(shí)，輸出邏輯電路電源的實(shí)時(shí)電壓低于基準(zhǔn)電壓的電源比較結(jié)果。

進(jìn)一步的，芯片復(fù)位電路還包括設(shè)置在邏輯電路電源壓降檢測(cè)電路與復(fù)位控制電路之間，和/或，設(shè)置在邏輯電路電源壓降檢測(cè)電路與邏輯電路電源之間去毛刺電路；方法還包括：去毛刺電路采用延遲輸出的方式，去除實(shí)時(shí)電壓的毛刺壓降信號(hào)導(dǎo)致的電源比較結(jié)果攜帶的毛刺信號(hào)。

進(jìn)一步的，還包括：邏輯電路電源壓降檢測(cè)電路判斷可編程邏輯器件是否處于待機(jī)狀態(tài)；若是，則觸發(fā)關(guān)閉狀態(tài)，并持續(xù)輸出邏輯電路電源的實(shí)時(shí)電壓高于基準(zhǔn)電壓的電源比較結(jié)果。

本發(fā)明的有益效果：

本發(fā)明提供了一種新型的芯片復(fù)位電路，通過在芯片內(nèi)均勻的設(shè)置檢測(cè)電路，對(duì)芯片進(jìn)行檢測(cè)，只要任意一個(gè)輸出低電平信號(hào)，就認(rèn)為需要對(duì)可編程邏輯器件進(jìn)行復(fù)位，輸出復(fù)位信號(hào)，控制進(jìn)行全芯片復(fù)位操作，解決了現(xiàn)有存儲(chǔ)器復(fù)位不同時(shí)的問題，保證了電路安全。

附圖說明

圖1為本發(fā)明第一實(shí)施例提供的芯片復(fù)位電路的結(jié)構(gòu)示意圖；

圖2為本發(fā)明第二實(shí)施例提供的芯片復(fù)位方法的流程圖；

圖3為本發(fā)明第三實(shí)施例提供的芯片復(fù)位電路的電路示意圖；

圖4為本發(fā)明第三實(shí)施例提供的存儲(chǔ)器電壓檢測(cè)電路的電路示意圖；

圖5為本發(fā)明第三實(shí)施例涉及的存儲(chǔ)器的電路示意圖；

圖6為本發(fā)明第三實(shí)施例提供的存儲(chǔ)器電壓檢測(cè)電路的時(shí)序圖；

圖7為本發(fā)明第三實(shí)施例提供的恒定電流源的電路示意圖；

圖8為本發(fā)明第三實(shí)施例提供的邏輯電路電源壓降檢測(cè)電路的電路示意圖；

圖9為本發(fā)明第三實(shí)施例提供的去毛刺電路的電路示意圖；

圖10為本發(fā)明第三實(shí)施例提供的去毛刺電路的時(shí)序圖。

具體實(shí)施方式

現(xiàn)通過具體實(shí)施方式結(jié)合附圖的方式對(duì)本發(fā)明做輸出進(jìn)一步的詮釋說明。

第一實(shí)施例：

圖1為本發(fā)明第一實(shí)施例提供的芯片復(fù)位電路的結(jié)構(gòu)示意圖，由圖1可知，在本實(shí)施例中，本發(fā)明提供的用于可編程邏輯器件的芯片復(fù)位電路，包括：至少一個(gè)存儲(chǔ)器電壓檢測(cè)電路11(圖1所示的11-1、11-2、……、11-5)，邏輯電路電源壓降檢測(cè)電路12，及復(fù)位控制電路13；其中，

至少一個(gè)存儲(chǔ)器電壓檢測(cè)電路11均勻的設(shè)置在可編程邏輯器件內(nèi)，并分別電連接一個(gè)存儲(chǔ)器，分別用于檢測(cè)存儲(chǔ)器的實(shí)際供電電壓，根據(jù)實(shí)際供電電壓與存儲(chǔ)器的保持電壓，輸出存儲(chǔ)器判斷結(jié)果至復(fù)位控制電路；

邏輯電路電源壓降檢測(cè)電路12用于檢測(cè)邏輯電路電源的實(shí)時(shí)電壓，比較實(shí)時(shí)電壓與基準(zhǔn)電壓，并輸出電源比較結(jié)果至復(fù)位控制電路；

復(fù)位控制電路13用于根據(jù)存儲(chǔ)器判斷結(jié)果及電源比較結(jié)果，判斷是否需要對(duì)可編程邏輯器件進(jìn)行復(fù)位，若至少一個(gè)存儲(chǔ)器需要復(fù)位或者邏輯電路電源的實(shí)時(shí)電壓低于基準(zhǔn)電壓，則需要對(duì)可編程邏輯器件進(jìn)行復(fù)位，輸出復(fù)位信號(hào)，控制復(fù)位可編程邏輯器件。

在一些實(shí)施例中，上述實(shí)施例中的存儲(chǔ)器電壓檢測(cè)電路11用于電連接存儲(chǔ)器的專用電源，檢測(cè)專用電源的電壓，作為實(shí)際供電電壓；獲取存儲(chǔ)器的保持電壓，根據(jù)預(yù)設(shè)的保護(hù)策略，計(jì)算保持電壓對(duì)應(yīng)的保護(hù)電壓；比較實(shí)際供電電壓及保護(hù)電壓，輸出存儲(chǔ)器判斷結(jié)果；當(dāng)實(shí)際供電電壓低于保護(hù)電壓時(shí)，輸出存儲(chǔ)器需要復(fù)位的存儲(chǔ)器判斷結(jié)果。

在一些實(shí)施例中，上述實(shí)施例中的邏輯電路電源壓降檢測(cè)電路12用于根據(jù)可編程邏輯器件的最低工作電壓計(jì)算基準(zhǔn)電壓，當(dāng)實(shí)時(shí)電壓低于述基準(zhǔn)電壓時(shí)，輸出邏輯電路電源的實(shí)時(shí)電壓低于基準(zhǔn)電壓的電源比較結(jié)果。

在一些實(shí)施例中，上述實(shí)施例中的芯片復(fù)位電路還包括設(shè)置在邏輯電路電源壓降檢測(cè)電路與復(fù)位控制電路之間的，和/或，設(shè)置在邏輯電路電源壓降檢測(cè)電路與邏輯電路電源之間的去毛刺電路，去毛刺電路用于采用延遲輸出的方式，去除實(shí)時(shí)電壓的毛刺壓降信號(hào)導(dǎo)致的電源比較結(jié)果攜帶的毛刺信號(hào)。去毛刺電路所采用的延遲輸出方式，可以是多種多樣的，在檢測(cè)到壓降時(shí)，不是直接輸出比較結(jié)果，而是延遲一定時(shí)間，判斷壓降是否持續(xù)，若持續(xù)，則認(rèn)為壓降是穩(wěn)定的，輸入比較結(jié)果，若不是持續(xù)的，則認(rèn)為壓降是毛刺，需要進(jìn)行去除。

在一些實(shí)施例中，上述實(shí)施例中的邏輯電路電源壓降檢測(cè)電路12還用于在可編程邏輯器件處于待機(jī)狀態(tài)時(shí)，觸發(fā)關(guān)閉狀態(tài)，并持續(xù)輸出邏輯電路電源的實(shí)時(shí)電壓高于基準(zhǔn)電壓的電源比較結(jié)果。

第二實(shí)施例：

圖2為本發(fā)明第二實(shí)施例提供的芯片復(fù)位方法的流程圖，由圖2可知，在本實(shí)施例中，本發(fā)明提供的用于可編程邏輯器件的芯片復(fù)位方法包括：

S201：均勻的設(shè)置在可編程邏輯器件內(nèi)、并分別電連接一個(gè)存儲(chǔ)器的至少一個(gè)存儲(chǔ)器電壓檢測(cè)電路，分別檢測(cè)存儲(chǔ)器的實(shí)際供電電壓，根據(jù)實(shí)際供電電壓與存儲(chǔ)器的保持電壓，輸出存儲(chǔ)器判斷結(jié)果至復(fù)位控制電路；

S202：邏輯電路電源壓降檢測(cè)電路檢測(cè)邏輯電路電源的實(shí)時(shí)電壓，比較實(shí)時(shí)電壓與基準(zhǔn)電壓，并輸出電源比較結(jié)果至復(fù)位控制電路；

S203：復(fù)位控制電路根據(jù)存儲(chǔ)器判斷結(jié)果及電源比較結(jié)果，判斷是否需要對(duì)可編程邏輯器件進(jìn)行復(fù)位，若至少一個(gè)存儲(chǔ)器需要復(fù)位或者邏輯電路電源的實(shí)時(shí)電壓低于基準(zhǔn)電壓，則需要對(duì)可編程邏輯器件進(jìn)行復(fù)位，輸出復(fù)位信號(hào)，控制復(fù)位可編程邏輯器件。

在一些實(shí)施例中，上述實(shí)施例中的S201包括：

存儲(chǔ)器電壓檢測(cè)電路電連接存儲(chǔ)器的專用電源，檢測(cè)專用電源的電壓，作為實(shí)際供電電壓；

獲取存儲(chǔ)器的保持電壓，根據(jù)預(yù)設(shè)的保護(hù)策略，計(jì)算保持電壓對(duì)應(yīng)的保護(hù)電壓；保護(hù)策略為保護(hù)電壓大于保持電壓的提前復(fù)位策略，例如可以將保持電壓的1.15倍的電壓值作為保護(hù)電壓；

比較實(shí)際供電電壓及保護(hù)電壓，輸出存儲(chǔ)器判斷結(jié)果；

當(dāng)實(shí)際供電電壓低于保護(hù)電壓時(shí)，輸出存儲(chǔ)器需要復(fù)位的存儲(chǔ)器判斷結(jié)果。

在一些實(shí)施例中，上述實(shí)施例中的S202包括：

邏輯電路電源壓降檢測(cè)電路根據(jù)可編程邏輯器件的最低工作電壓計(jì)算基準(zhǔn)電壓；

當(dāng)實(shí)時(shí)電壓低于述基準(zhǔn)電壓時(shí)，輸出邏輯電路電源的實(shí)時(shí)電壓低于基準(zhǔn)電壓的電源比較結(jié)果。

在一些實(shí)施例中，上述實(shí)施例中的芯片復(fù)位電路還包括設(shè)置在邏輯電路電源壓降檢測(cè)電路與復(fù)位控制電路之間，和/或，設(shè)置在邏輯電路電源壓降檢測(cè)電路與邏輯電路電源之間去毛刺電路；芯片復(fù)位方法還包括：去毛刺電路采用延遲輸出的方式，去除實(shí)時(shí)電壓的毛刺壓降信號(hào)導(dǎo)致的電源比較結(jié)果攜帶的毛刺信號(hào)。

在一些實(shí)施例中，上述實(shí)施例中的芯片復(fù)位方法，還包括：

邏輯電路電源壓降檢測(cè)電路判斷可編程邏輯器件是否處于待機(jī)狀態(tài)；

若是，則觸發(fā)關(guān)閉狀態(tài)，并持續(xù)輸出邏輯電路電源的實(shí)時(shí)電壓高于基準(zhǔn)電壓的電源比較結(jié)果；

若否，則檢測(cè)邏輯電路電源的實(shí)時(shí)電壓，比較實(shí)時(shí)電壓與基準(zhǔn)電壓，并輸出電源比較結(jié)果至復(fù)位控制電路。

第三實(shí)施例：

現(xiàn)結(jié)合具體應(yīng)用場(chǎng)景對(duì)本發(fā)明做進(jìn)一步的詮釋說明。

本實(shí)施例提出的一種用于FPGA(Field-Programmable GateArray，現(xiàn)場(chǎng)可編程門陣列)的芯片復(fù)位電路，本裝置應(yīng)用于檢測(cè)FPGA正常工作過程及待機(jī)狀態(tài)中各個(gè)電源的power down情況，一旦被監(jiān)控電源下降到門檻電平，觸發(fā)裝置產(chǎn)生一個(gè)低電平信號(hào)進(jìn)行全芯片復(fù)位操作。由于FPGA芯片包含很多存儲(chǔ)單元，一旦某些存儲(chǔ)值由于電源電壓下降導(dǎo)致flip,導(dǎo)致電路不正常工作，又難已跟蹤、定位原因，因此需要在存儲(chǔ)器值flip之前進(jìn)行復(fù)位，重新寫存儲(chǔ)器值。

在實(shí)際應(yīng)用中，F(xiàn)PGA芯片中有多種工作電源，為了省電，芯片工作模式可分為正常工作及待機(jī)模式。目前芯片電源power down檢測(cè)方式在兩種模式下都采用相同的方式，即待測(cè)電壓與基準(zhǔn)電壓進(jìn)行比較，但這種方式消耗一定的功耗，不能到達(dá)到省電目的；同時(shí)在待機(jī)模式下，由于沒有邏輯電平翻轉(zhuǎn)，不需監(jiān)控邏輯電路電源電壓變化，需要檢查是否由于存儲(chǔ)器的電源power down導(dǎo)致存儲(chǔ)的值發(fā)生變化，從而決定是否需要進(jìn)行全芯片復(fù)位。

芯片在待機(jī)狀態(tài)下要求有極低功耗，但power down檢測(cè)電路采用了模擬比較器電路，消耗了一定功耗，影響省電效果。另外存儲(chǔ)器的值由于其電源電壓的power down導(dǎo)致存儲(chǔ)的值發(fā)生變化，影響正常工作。但存儲(chǔ)器的retention電壓并不是完全相同，會(huì)有變化，當(dāng)電源電壓power down到某一個(gè)值，retention電壓低的存儲(chǔ)器值已經(jīng)flip,但高的并沒有被flip。

本實(shí)施例提供的電路采用這樣的機(jī)制：

在芯片使用的存儲(chǔ)器的輸出端口輸入一定量的上拉pull-up(isource)和下拉pull_down(isink)電流，使存儲(chǔ)器在電源電壓下降到retention電壓之前就將存儲(chǔ)值flip,提前進(jìn)行復(fù)位。

在芯片5個(gè)位置進(jìn)行檢測(cè)，即芯片四個(gè)角落和中間各放置一個(gè)檢測(cè)裝置，只要5個(gè)裝置任意一個(gè)輸出低電平信號(hào)就進(jìn)行全芯片復(fù)位操作。

在正常工作模式下，開啟邏輯電路電源power down檢測(cè)，當(dāng)芯片進(jìn)入待機(jī)模式，關(guān)閉該裝置。由于邏輯電路電源電壓可能出現(xiàn)短暫的下降(毛刺glitch)，馬上就恢復(fù)到正常電平，檢測(cè)裝置輸出信號(hào)不需要響應(yīng)這個(gè)瞬時(shí)powerdown(glitch),避免頻繁復(fù)位。因此在該檢測(cè)裝置輸出端增加一個(gè)de-glitch模塊。

本實(shí)施例在待機(jī)模式下，能節(jié)省功耗，設(shè)置去毛刺電路保證芯片在電源電壓波動(dòng)下能正常工作，且不會(huì)頻繁復(fù)位；同時(shí)，本裝置不會(huì)由于不同工藝角的存儲(chǔ)器的retention電壓不同，導(dǎo)致誤復(fù)位或沒有及時(shí)復(fù)位，因而保證芯片正常工作。

現(xiàn)結(jié)合附圖對(duì)本實(shí)施例進(jìn)行詳細(xì)說明：

總體設(shè)計(jì)如圖3所示：在芯片版圖中五個(gè)位置，即左上、左下、右上、右下及中間位置分別放置存儲(chǔ)器值的檢測(cè)裝置(用來檢測(cè)這五個(gè)位置的存儲(chǔ)器值變化情況，這反映全芯片存儲(chǔ)器值的變化)，在芯片中間位置放置邏輯電路電源power down檢測(cè)裝置(邏輯電路電源電壓中間位置變化最大)，這6個(gè)裝置輸出信號(hào)送到復(fù)位信號(hào)產(chǎn)生的邏輯模塊，即圖3中g(shù)lobal-reset generation。

工作過程如下：芯片正常工作開始前，給5個(gè)存儲(chǔ)器寫入“1”，然后關(guān)閉存儲(chǔ)器地址線及數(shù)據(jù)線，即進(jìn)入存儲(chǔ)器值檢測(cè)狀態(tài)，芯片正常工作時(shí)，開啟邏輯電路電源power down檢測(cè)，當(dāng)6個(gè)檢測(cè)裝置中，只要任意一個(gè)輸出信號(hào)為低電平，復(fù)位信號(hào)產(chǎn)生邏輯模塊輸出為低電平，使芯片進(jìn)行復(fù)位。當(dāng)芯片進(jìn)入待機(jī)狀態(tài)，關(guān)閉邏輯電路電源power down檢測(cè)電路(持續(xù)輸出高電平)，只有存儲(chǔ)器值檢測(cè)電路在工作，當(dāng)5個(gè)檢測(cè)裝置任意一個(gè)輸出為低電平，復(fù)位信號(hào)產(chǎn)生邏輯模塊輸出為低電平，使芯片進(jìn)行復(fù)位。

存儲(chǔ)器值檢測(cè)電路的具體電路如圖4所示，工作時(shí)序圖如圖6所示，存儲(chǔ)器電源為專用電源vddsram,如圖5所示。存儲(chǔ)器值檢測(cè)電路的工作原理為：芯片開始工作前，打開存儲(chǔ)單元地址線，通過數(shù)據(jù)線寫“1”到存儲(chǔ)器中，然后關(guān)閉地址線。通過一個(gè)如圖6所示的恒定電流源給存儲(chǔ)器q、qn分別提供下拉電流和上拉電流，這兩個(gè)電流值可控。在確定這個(gè)電流值之前，先了解存儲(chǔ)器的retention電壓范圍，然后調(diào)節(jié)這兩個(gè)電流值使存儲(chǔ)器電源電壓下降到retention電壓之前，大約1.15倍retention電壓，存儲(chǔ)器值翻轉(zhuǎn)為“0”，如圖6所示，存儲(chǔ)器值在電源電壓下降到retention電壓之前flip,進(jìn)行復(fù)位，重新寫存儲(chǔ)器的值，確保電路電路功能正確。

在芯片版圖中5個(gè)不同位置分別放置一個(gè)存儲(chǔ)器值檢測(cè)電路，即芯片的四個(gè)角，左上、左下、右上、右下及中心位置，這樣確保只要有一個(gè)存儲(chǔ)器的值被flip，就進(jìn)行復(fù)位操作。

恒定電流源原理圖如圖7所示，電源由芯片模擬電源vdd_analog供電，采用帶隙電路結(jié)構(gòu)提供隨電源電壓變化較小的恒定電流isink和isource,這兩個(gè)電流值可調(diào)節(jié)，具體范圍根據(jù)存儲(chǔ)器retention電壓范圍來確定。

邏輯電路電源檢測(cè)原理如圖8所示，采用一個(gè)帶有disable功能的電壓比較器，比較器反相端來自bandgap的基準(zhǔn)電壓，該基準(zhǔn)電壓比邏輯電路最低工作的電壓低～10％；同相端來自邏輯電路電源電壓。當(dāng)邏輯電路電源電壓下降到基準(zhǔn)電壓之下時(shí)，比較器輸出從高電平跳變?yōu)榈碗娖健?/p>

邏輯電路電源電壓檢測(cè)電路輸出送到去glitch模塊，經(jīng)glitch模塊過濾后再輸出。去glitch模塊原理圖見圖9，當(dāng)來自邏輯電路電源電壓檢測(cè)電路輸出信號(hào)由高電平變?yōu)榈碗娖綍r(shí)，去glitch輸出不是立即響應(yīng)變?yōu)榈碗娖?，需要?jīng)過計(jì)數(shù)器計(jì)數(shù)后才能輸出低電平，前提是檢測(cè)電路的輸出信號(hào)必須保持為低電平狀態(tài)，否則檢測(cè)電路的輸出信號(hào)作為一個(gè)glitch被濾去，去glitch模塊輸出仍然為高電平，這樣保證電路不會(huì)因?yàn)殡娫吹乃矔r(shí)的波動(dòng)導(dǎo)致頻繁復(fù)位，影響正常工作，具體工作時(shí)序如圖10.

將五個(gè)檢測(cè)器的輸出結(jié)果(邏輯電路電源檢測(cè)輸出是經(jīng)過去glitch模塊輸出)送到一個(gè)復(fù)位信號(hào)產(chǎn)生模塊(global reset generation,見圖3)進(jìn)行與邏輯與操作后再送出，作為芯片全局復(fù)位信號(hào)。只要這五個(gè)檢測(cè)器中有一個(gè)輸出為低電平，全局復(fù)位信號(hào)就由高電平變?yōu)榈碗娖?，?fù)位全芯片。

本實(shí)施例利用降低了的存儲(chǔ)器的retention電壓作為電源的power down的trip值，在存儲(chǔ)器值未flip前進(jìn)行復(fù)位操作，保證芯片正常工作。在待機(jī)狀態(tài)下，關(guān)閉邏輯電路電源檢測(cè)裝置，僅存儲(chǔ)器值檢測(cè)裝置工作，節(jié)省功耗。在芯片版圖中不同位置設(shè)置存儲(chǔ)器值檢測(cè)點(diǎn)，提高存儲(chǔ)器值檢測(cè)覆蓋率。利用時(shí)鐘計(jì)數(shù)器計(jì)數(shù)延時(shí)方式去除由于短暫的邏輯電路電源power down帶來的復(fù)位信號(hào)的glitch，減少芯片頻繁復(fù)位。

綜上可知，通過本發(fā)明的實(shí)施，至少存在以下有益效果：

本發(fā)明提供了一種新型的芯片復(fù)位電路，通過在芯片內(nèi)均勻的設(shè)置檢測(cè)電路，對(duì)芯片進(jìn)行檢測(cè)，只要任意一個(gè)輸出低電平信號(hào)，就認(rèn)為需要對(duì)可編程邏輯器件進(jìn)行復(fù)位，輸出復(fù)位信號(hào)，控制進(jìn)行全芯片復(fù)位操作，解決了現(xiàn)有存儲(chǔ)器復(fù)位不同時(shí)的問題，保證了電路安全。

以上僅是本發(fā)明的具體實(shí)施方式而已，并非對(duì)本發(fā)明做任何形式上的限制，凡是依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施方式所做的任意簡(jiǎn)單修改、等同變化、結(jié)合或修飾，均仍屬于本發(fā)明技術(shù)方案的保護(hù)范圍。