本實用新型涉及數(shù)據(jù)通信技術(shù)領(lǐng)域，尤其涉及一種基于FPGA實現(xiàn)JESD204B接口的預(yù)處理電路。

背景技術(shù)：

JESD204B是一種用于數(shù)據(jù)轉(zhuǎn)換器和邏輯器件內(nèi)部高速互連的行業(yè)新標(biāo)準(zhǔn)，是一種高速數(shù)據(jù)采集的接口，目前主要用于ADC和FPGA之間的連接?？芍С指哌_12.5Gb/s的多通道同步和串行數(shù)據(jù)傳輸。為了實現(xiàn)JESD204B接口的處理，選擇專用芯片不但價格昂貴，而且功能不夠靈活，不能滿足專門的應(yīng)用需求。

技術(shù)實現(xiàn)要素：

本實用新型的目的在于克服上述技術(shù)的不足，而提供一種基于FPGA實現(xiàn)JESD204B接口的預(yù)處理電路。

本實用新型為實現(xiàn)上述目的，采用以下技術(shù)方案：

一種基于FPGA實現(xiàn)JESD204B接口的預(yù)處理電路，其特征在于：包括1片F(xiàn)PGA芯片、1個100MHz差分信號晶振、1個125MHz差分信號晶振、1塊DDR3SDRAM模組，所述100MHz晶振和125MHz晶振分別與FPGA的時鐘管腳連接，所述DDR3SDRAM模組與FPGA芯片的高速IO接口連接；所述FPGA內(nèi)部由多通道選擇單元、SERDES接口處理單元、多通道同步檢測單元、多通道解擾碼處理單元、多通道數(shù)據(jù)重組單元、DDR3SDRAM控制單元、PCIE接口處理單元組成，完成JESD204B接口的數(shù)據(jù)接收和PCIE接口的數(shù)據(jù)發(fā)送。

優(yōu)選地，所述DDR3SDRAM模組采用Micron公司的MT8JTF12864HZ-1G6G1芯片。

優(yōu)選地，所述FPGA芯片采用Xilinx公司的XC7VX485T芯片。

本實用新型的有益效果是:相對于現(xiàn)有技術(shù)，無線通信系統(tǒng)的高速ADC器件將多通道JESD204B信號通過外部接口連接到本電路的JESD204B信號輸入端，本電路實現(xiàn)對輸入為1至8路單路為5G有效信號，最高傳輸帶寬為40G的通道信號的選擇和組合，完成不同傳輸帶寬下的采集信號的預(yù)處理，并將處理后的數(shù)據(jù)通過本電路PCIE接口發(fā)送出去，經(jīng)過PCIE接口可以接入上位機等多種后端處理設(shè)備。能夠滿足不同容量的采集數(shù)據(jù)傳輸?shù)男枨?，提供有效的?shù)據(jù)給后端設(shè)備做進一步的數(shù)據(jù)分析和處理。

附圖說明

圖1為硬件整體連接電路圖；

圖2為FPGA芯片內(nèi)部功能模塊電路圖。

具體實施方式

下面結(jié)合附圖及較佳實施例詳細說明本實用新型的具體實施方式。

在本實用新型的描述中，需要理解的是，術(shù)語“中心”、“縱向”、“橫向”、“前”、“后”、“左”、“右”、“豎直”、“水平”、“頂”、“底”“內(nèi)”、“外”等指示的方位或位置關(guān)系為基于附圖所示的方位或位置關(guān)系，僅是為了便于描述本實用新型和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構(gòu)造和操作，因此不能理解為對本實用新型的限制。

參照圖1和圖2，一種基于FPGA實現(xiàn)JESD204B接口的預(yù)處理電路，該預(yù)處理電路用于實現(xiàn)1至8路JESD204B通道信號的接收，并完成PCIE接口數(shù)據(jù)的發(fā)送。FPGA芯片內(nèi)部由多通道選擇單元、SERDES接口處理單元、多通道同步檢測單元、多通道解擾碼處理單元、多通道數(shù)據(jù)重組單元、DDR3SDRAM控制單元、PCIE接口處理單元組成，完成JESD204B接口的數(shù)據(jù)接收和PCIE接口的數(shù)據(jù)發(fā)送。

多通道選擇單元主要完成1至8路JESD204B通道信號的選擇，JESD204B接口最多可處理8路并行JESD204B信號，通過SPI接口接收通道選擇指令，再將解析后的通道選擇使能信號送給多通道同步檢測單元和多通道數(shù)據(jù)重組單元作為判斷信號使用。

SERDES接口單元連接8路JESD204B通道輸入信號，調(diào)用FPGA內(nèi)部的高速SERDES IP核，主要完成各通道串并變換和8B10B數(shù)據(jù)的解碼處理。單通道5G信號由8B10B數(shù)據(jù)解碼變?yōu)?G有效數(shù)據(jù)，再變換成時鐘頻率為125MHz的32位并行數(shù)據(jù)。

多通道同步檢測單元包含8個通道同步檢測子單元，分別對各通道進行同步檢測。在初始狀態(tài)，各通道在本通道的碼流中搜尋字節(jié)同步字符K28.5，當(dāng)連續(xù)搜索到4個同步字符后，進入到代碼組字節(jié)同步狀態(tài)。然后在通道碼流中搜尋通道同步開始字符K28.0，進入通道同步狀態(tài)。再繼續(xù)搜尋通道同步結(jié)束字符K28.3，進入數(shù)據(jù)正常接收狀態(tài)，開始接收有效采樣數(shù)據(jù)碼流，同時提供單通道初始化完成信號。根據(jù)各通道同步完成情況，結(jié)合通道選擇使能信號進行判斷，產(chǎn)生系統(tǒng)初始化完成信號，當(dāng)在 一定時間內(nèi)各通道判斷信號全部跳變到有效電平，標(biāo)志著系統(tǒng)各通道同步化狀態(tài)完成，否則進入通道空閑狀態(tài)，系統(tǒng)重新復(fù)位，各通道繼續(xù)在碼流中尋找標(biāo)志字符進行狀態(tài)判定。

在數(shù)據(jù)正常接收狀態(tài)下控制多通道存儲FIFO進行數(shù)據(jù)的讀寫，完成有效通道的數(shù)據(jù)對齊操作，多通道存儲FIFO由8個子單元FIFO組成。由多通道同步檢測單元產(chǎn)生FIFO讀寫使能信號，各通道初始化信號作為寫使能信號，系統(tǒng)初始化完成號作為讀使能信號，分別控制各路FIFO的數(shù)據(jù)讀寫操作，保證FIFO讀出數(shù)據(jù)為系統(tǒng)各通道同步對齊數(shù)據(jù)。

多通道解擾碼處理單元包含8個通道解擾碼處理子單元，完成各通道信號的32位并行解擾碼處理，擾碼序列為X15+X14+1。輸入為32位并行自同步擾碼信號，輸出為32位并行解擾信號。

多通道數(shù)據(jù)重組單元完成對8路通道信號的重組。根據(jù)通道選擇使能信號，將最多8路256位并行信號，最少1路32位并行信號重新按序排列，還原出原始采集信號的數(shù)據(jù)。多通道重組單元控制碼速調(diào)整FIFO完成對不同時鐘域數(shù)據(jù)的緩存處理，碼速調(diào)整FIFO由雙端口RAM組成，寫時鐘為125MHz，讀時鐘為200MHz，200MHz時鐘由100MHz時鐘在FPGA內(nèi)部通過數(shù)字鎖相環(huán)(DPLL)模塊倍頻產(chǎn)生。多通道數(shù)據(jù)重組單元產(chǎn)生讀寫控制指令，實現(xiàn)數(shù)據(jù)從125MHz時鐘域到200MHz時鐘域的過渡處理。

DDR3SDRAM控制單元完成對外部DDR3SDRAM存儲模組的控制，存儲模組的存儲容量為1GB，主要完成收發(fā)數(shù)據(jù)的緩存處理，以增加PCIE接口的緩存數(shù)據(jù)的能力。寫入數(shù)據(jù)為多通道數(shù)據(jù)重組單元的輸出信號，讀出信號送到PCIE接口處理單元。

PCIE接口處理單元主要包括PCIE IP核控制子單元和鏈?zhǔn)紻MA數(shù)據(jù)處理子單元。PCIE IP核控制子單元完成PCIE數(shù)據(jù)幀的讀寫控制，鏈?zhǔn)紻MA數(shù)據(jù)處理子單元對上位機發(fā)出的命令做出及時響應(yīng)，配置狀態(tài)寄存器并將采集數(shù)據(jù)以鏈?zhǔn)紻MA的模式進行PCIE的數(shù)據(jù)成幀處理。以上所述僅是本實用新型的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本實用新型原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本實用新型的保護范圍。