本實用新型涉及計算機技術領域，特別是一種基于VPX結(jié)構(gòu)的CPU模塊。

背景技術：

隨著信息技術和計算機技術的飛速發(fā)展，未來社會將是一個高效的數(shù)字化社會，大量的語音、數(shù)據(jù)、圖像、圖形等信息需要計算平臺進行實時感知和處理。伴隨著計算機在各個領域的深入運用，在航空航天控制、海底勘探考察、地震火山的災難檢測、大規(guī)模導彈發(fā)射控制、雷達檢測及電子對抗、以及地外星球科考等高端測控領域，用戶對高性能、抗惡劣環(huán)境計算平臺也提出了越來越高的要求，而傳統(tǒng)的圖像顯示和處理模塊所采用的并行總線數(shù)據(jù)交換速度較慢，已經(jīng)無法滿足要求。

技術實現(xiàn)要素：

本實用新型的目的是提供一種基于VPX結(jié)構(gòu)的CPU模塊，具有較高速的數(shù)據(jù)交換能力。

為了實現(xiàn)上述目的，本實用新型提供的一種基于VPX結(jié)構(gòu)的CPU模塊，包括處理器平臺和VPX總線；所述處理器平臺的PCIe接口包括第一PCIe接口、第二PCIe接口和第三PCIe接口；

所述第一PCIe接口連接至VPX總線；

所述第二PCIe接口擴展成千兆以太網(wǎng)接口并連接至VPX總線；

所述第三PCIe接口連接PCIe到SRIO橋接芯片；所述PCIe到SRIO橋接芯片的輸出接口連接至VPX結(jié)構(gòu)總線。

可選地或優(yōu)選地，所述處理器平臺中的CPU為Core i7-5850EQ處理器，與所述處理器平臺中的CPU配合的芯片組為Intel公司的DH82QM87PCH芯片。

可選地或優(yōu)選地，所述處理器平臺具有1路PCIe x16接口，在該PCIe x16接口分出一路PCIe x8接口連接PLX公司的PEX8734交換芯片，并從PEX8734交換芯片接出兩路PCIe x8接口作為第一PCIe接口。

可選地或優(yōu)選地，所述PEX8734交換芯片中還分出兩路PCIe x4接口；所述PCIe到SRIO橋接芯片為IDT公司的TSi721芯片，TSi721芯片的輸入端連接所述兩路PCIex4接口，輸出端形成兩路SRIO x4接口連接至VPX總線。

可選地或優(yōu)選地，將所述處理器平臺本身自帶的8路PCIe2.0x1接口分配成2路PCIe2.0x4接口，通過其中一路連接Intel千兆網(wǎng)卡適配器I350-AM4，擴展成4路千兆網(wǎng)接口，其中兩路連接到VPX總線，另外兩路連接到模塊的前面板。

可選地或優(yōu)選地，還包括IPMB總線，所述IPMB總線通過控制器與所述處理器平臺連接。

可選地或優(yōu)選地，還包括第一FPGA和第二FPGA；所述第一FPGA的DP接口輸入端與處理器平臺連接，DP接口的輸出端連接VPX總線；所述第二FPGA的SRIO接口連接所述PCIe到SRIO橋接芯片；所述第二FPGA的DP輸入接口連接VPX總線；所述第一FPGA和第二FPGA的UART接口均連接所述處理器平臺；所述第一FPGA和第二FPGA之間通過LVDS接口連接。

本實用新型提供的一種基于VPX結(jié)構(gòu)的CPU模塊，將處理器平臺的第一PCIe接口連接至VPX總線，第二PCIe接口擴展成千兆以太網(wǎng)接口并連接至VPX總線；第三PCIe接口連接PCIe到SRIO橋接芯片；PCIe到SRIO橋接芯片的輸出接口連接至VPX結(jié)構(gòu)總線。這樣不僅滿足了目前在背板應用最廣的三類串行高速總線，且各個板卡之間可以通過VPX總線直接通訊和相互交換數(shù)據(jù)，提高了數(shù)據(jù)交換效率。且VPX架構(gòu)為高性能工業(yè)計算機架構(gòu)，滿足在惡劣的軍事和航空環(huán)境中工作要求。

附圖說明

圖1為本實用新型實施例所提供的基于VPX結(jié)構(gòu)的CPU模塊的系統(tǒng)框圖；

圖2為本實用新型實施例所提供的基于VPX結(jié)構(gòu)的CPU模塊的板卡結(jié)構(gòu)示意圖；

圖中：

1-處理器平臺；2-PCIe到SRIO橋接芯片；3-第一FPGA；4-第二FPGA；5-MCU；6-電源；7-VPX總線；8-第一器件安裝區(qū)；9-第二器件安裝區(qū)；10-連接器安裝區(qū)。

具體實施方式

為了使本技術領域的人員更好地理解本實用新型方案，下面結(jié)合附圖和具體實施方式對本實用新型作進一步的詳細說明。

請參考圖1，本實施例提供的一種基于VPX結(jié)構(gòu)的CPU模塊，具體可以作為一種基于VPX結(jié)構(gòu)的綜合顯示板卡，用于圖像處理和數(shù)據(jù)處理，通過硬件、邏輯和軟件的不同配置，可以滿足不同圖像處理或數(shù)據(jù)處理任務要求。

該模塊具體可以包括一個處理器平臺1，該處理器平臺1包括CPU以及與CPU匹配的芯片組(Chipset芯片)。優(yōu)選采用的CPU為Intel公司的Core i7-5850EQ處理器,該處理器支持雙通道DDR3L內(nèi)存接口。在板標貼不小于4GB的DDR3內(nèi)存芯片連接到CPU的兩個內(nèi)存通道上。處理器平臺1的Chipset芯片優(yōu)選采用Intel公司的DH82QM87PCH芯片。該芯片可以提供最多8路PCIe x1總線,可配置成2路PCIe x4總線。QM87芯片可以提供六路SATA3.0接口，將一路連接到在板SSD芯片(即固態(tài)硬盤芯片)，另一路連到2.5寸硬盤接口。QM87芯片還會連接4x USB2.0接口和1x VGA接口到VPX總線7(即圖1中示出的總線)用于計算機部分的調(diào)試。CPU與Chipset芯片通過DMI總線連接。此外處理器平臺還可以接出一路RS422接口和一路DP接口至VPX總線7。

目前在背板應用最廣的串行高速總線包括PCIe、S-RIO及千兆網(wǎng)，所以本次設計對外的I/O主要為此三種。具體的技術構(gòu)思為：處理器平臺1的PCIe接口包括第一PCIe接口、第二PCIe接口和第三PCIe接口，將第一PCIe接口直接與VPX結(jié)構(gòu)總線7連接。第二PCIe接口擴展成千兆以太網(wǎng)接口并連接至VPX總線7。第三PCIe接口連接PCIe到SRIO橋接芯片；所述PCIe到SRIO橋接芯片的輸出接口連接至VPX結(jié)構(gòu)總線7。下面對以上三種接口進行進一步說明。

Core i7-5850EQ處理器平臺本身支持一路PCIe3.0x16和8路PCIe2.0x1接口，但由于S-RIO和千兆網(wǎng)的實現(xiàn)都需要從PCIe接口轉(zhuǎn)接實現(xiàn)，所以PCIe資源將緊張，基于此原因，本實施例使用了PCIe Switch豐富系統(tǒng)PCIe接口資源，具體是選用了PLX公司的PEX8734交換芯片(圖中未示出)，其支持32Lane信道，選擇將PCIex16接口分出一路PCIex8接口接入PEX8734,然后從PEX8734接出2路PCIe x8(作為第一PCIe接口)連接到VPX總線7，實現(xiàn)了對外的PCIe總線I/O資源。

PEX8734剩下的8Lane信道分成2路PCIex4接口(作為第二PCIe接口)，使用IDT公司的TSi721芯片作為PCIe到SRIO橋接芯片2，TSi721芯片的輸入端連接所述兩路PCIex4接口，TSi721芯片的輸出端形成兩路SRIO x4接口連接至VPX總線7。提供平臺對外的2路SRIOx4總線I/O資源。

將處理器平臺1本身自帶的8路PCIe2.0x1接口分配成2路PCIe2.0x4接口(作為第三PCIe接口)，通過其中一路擴展Intel千兆網(wǎng)卡適配器I350-AM4(圖中未示出)實現(xiàn)4路千兆網(wǎng)接口，其中兩路連接到VPX總線7(圖1中的1Gb以太網(wǎng))，實現(xiàn)平臺對外的千兆網(wǎng)接口資源，另外兩路連接到前面板，用于板卡調(diào)試。此外，處理器平臺1還可以通過10GbE接口擴展兩路10Gb以太網(wǎng)。

除以上IO資源外，基于VPX結(jié)構(gòu)的CPU模塊板卡還實現(xiàn)了VITA42標準的XMC接口，將處理器平臺的PCIe3.0x16接口剩下的一路PCIe3.0x8接口接入XMC接口(圖中未示出)，可通過XMC插卡的方式豐富系統(tǒng)功能，比如可連接我司顯卡產(chǎn)品，滿足系統(tǒng)進行圖像處理時的顯卡需求。

為了解決系統(tǒng)級管理問題，基于VPX結(jié)構(gòu)的CPU模塊還包括IPMB總線，IPMB總線通過控制器(即MCU 5)與所述處理器平臺1連接，其中處理器平臺1和控制器之間由邏輯門電路(TTL)連接。具體可以是通過背板上的IPMB總線，在系統(tǒng)槽設計一個BMC控制器，其他槽設計能兼容IPMI命令的控制器，系統(tǒng)槽可通過IPMB來讀取其他槽板卡的狀態(tài)，通知管理者。在工作時，所有的IPMI功能都是向BMC控制器發(fā)送命令來完成的，命令使用IPMI規(guī)范中規(guī)定的指令，BMC接收并在系統(tǒng)事件日志中記錄事件消息，維護描述系統(tǒng)中器件情況的器件數(shù)據(jù)記錄。IPMB系統(tǒng)獨立于操作系統(tǒng)運行，當操作系統(tǒng)不響應或處理器處于關機狀態(tài)下，它仍能被主控制訪問，方便系統(tǒng)對板卡的管理控制。VPX總線7和MCU 5之間還通過GA接口連接。

本實施例中，VPX總線7的連接器選用Tyco公司開發(fā)出了模塊化的VPX RT2連接器(圖中未示出)，該連接器內(nèi)含可控阻抗，低插入損耗，在最高6.25Gbaud下，串擾小于3％，可充分滿足高速IO總線互聯(lián)應用需求。

為了對PCIe到SRIO橋接芯片2發(fā)送的數(shù)據(jù)接收，解析，并再次發(fā)送給下游元件，本實施例中的模塊還包括第一FPGA3和第二FPGA 4；第一FPGA3的DP接口(即DisplayPort接口)輸入端與處理器平臺的4路DP輸出接口連接，第一FPGA 3的DP接口的輸出端連接VPX總線7；第二FPGA 4的SRIO接口連接PCIe到SRIO橋接芯片；第二FPGA 4的DP輸入接口連接VPX總線；第一FPGA 3和第二FPGA 4的UART接口均連接所述處理器平臺；第一FPGA 3和第二FPGA 4之間通過LVDSx64接口連接，以互相交互數(shù)據(jù)。這樣，本實施例中的FPGA系統(tǒng)既可以接收來自處理器平臺的DP信號，也可以接收SRIO接口發(fā)送的信號，泛用性更高，此外，兩個FPGA相互之間可以交互數(shù)據(jù)，因此，一些圖像處理器作業(yè)可以先在第一FPGA 3完成，進而再發(fā)送給第二FPGA 4做剩余部分的處理，降低了每個FPGA的工作負荷，提高了圖像信號的處理效率。

模塊的供電電源6可以是12V電源和5V電源。

如圖2所示為本實施例CPU模塊的板卡結(jié)構(gòu)示意圖，其中，在第一器件安裝區(qū)8和第二器件安裝區(qū)9可以安裝圖1中的各種模塊，在最下方的連接器安裝區(qū)10只放置VPX總線的連接器。

綜上，本次設計實現(xiàn)了一個VPX標準結(jié)構(gòu)的性能強勁、功能豐富的高性能計算機平臺。

以上對本實用新型所提供的一種基于VPX結(jié)構(gòu)的CPU模塊進行了詳細介紹。本文中應用了具體個例對本實用新型的原理及實施方式進行了闡述，以上實施例的說明只是用于幫助理解本實用新型的核心思想。應當指出，對于本技術領域的普通技術人員來說，在不脫離本實用新型原理的前提下，還可以對本實用新型進行若干改進和修飾，這些改進和修飾也落入本實用新型權利要求的保護范圍內(nèi)。