本發(fā)明涉及集成電路的掩模制造領(lǐng)域，尤其涉及一種集成電路掩模設(shè)計的優(yōu)化方法及計算機可讀的存儲介質(zhì)。

背景技術(shù)：

光刻工藝是現(xiàn)代極大規(guī)模集成電路制造過程中最重要的制造工藝，即通過光刻機將掩模上集成電路的設(shè)計圖形轉(zhuǎn)移到硅片上的重要手段。掩模上集成電路設(shè)計圖形通過光刻機的投影物鏡在硅片上成像時，隨著掩模上圖形特征尺寸的較小，光的衍射現(xiàn)象逐漸顯著。

在經(jīng)歷了基于規(guī)則的光學臨近效應(yīng)校正和基于模型的光學鄰近效應(yīng)校正后，目前最先進的掩模設(shè)計優(yōu)化技術(shù)是基于反演光刻技術(shù)的掩模設(shè)計優(yōu)化，如中國專利CN201110067621.8、Stephen Hsu在“An Innovative Source-Mask co-Optimization(SMO)Method for Extending Low K1Imaging”(SPIE vol.7140,2010)、韋亞一研究員在《超大規(guī)模集成電路先進光刻理論與應(yīng)用》第七章(page 368)中所述。反演光刻技術(shù)(Inverse lithography technology，ILT)是把要在硅片(晶圓)上實現(xiàn)的圖形為目標，通過復雜的反演數(shù)學計算得到一個理想的掩模設(shè)計圖案(通常為灰度圖案或所謂基于像素的掩模圖案)，隨后經(jīng)過簡化和提取等操作獲得最終基于多邊形的掩模設(shè)計圖案。

而在現(xiàn)有的反演光刻技術(shù)掩模優(yōu)化中，由于需要成百上千次的迭代優(yōu)化，且每次優(yōu)化都需要應(yīng)用光學臨近修正(Optical Proximity Correct，簡稱OPC)模型對當前掩模優(yōu)化結(jié)果的硅片成像進行仿真，因此優(yōu)化時間成本非常高。通常數(shù)百平方微米的設(shè)計圖形需要優(yōu)化十幾個小時(300CPUcores)。而對于22mm*32mm的全芯片則需要數(shù)月之久，且計算量十分龐大，嚴重制約了集成電路的制造，也正因為如此，目前尚沒有基于反演光刻技術(shù)的全芯片掩模優(yōu)化方案。

技術(shù)實現(xiàn)要素：

為克服現(xiàn)有技術(shù)對全芯片反演光刻技術(shù)掩模優(yōu)化時間長，優(yōu)化成本高的問題，本發(fā)明提供一種集成電路掩模設(shè)計的優(yōu)化方法及計算機可讀的存儲介質(zhì)。

本發(fā)明解決技術(shù)問題的技術(shù)方案是提供一種集成電路掩模設(shè)計的優(yōu)化方法，包括步驟S1：提供一種集成電路的全芯片設(shè)計版圖，在全芯片設(shè)計版圖中隨機抓取多個設(shè)計版圖小區(qū)域，該設(shè)計版圖小區(qū)域可以是典型圖形區(qū)域和/或關(guān)鍵圖形區(qū)域和/或已知缺陷版圖區(qū)域和/或隨機圖形區(qū)域；步驟S2：對選取的設(shè)計版圖小區(qū)域版圖進行基于像素的掩模優(yōu)化，輸出每個設(shè)計版圖小區(qū)域的掩模設(shè)計的像素灰度圖；步驟S3：利用步驟S2中獲取的小區(qū)域掩膜像素灰度圖和其對應(yīng)的小區(qū)域設(shè)計版圖，建立BP人工神經(jīng)網(wǎng)絡(luò)模型；步驟S4：將全芯片設(shè)計版圖送入步驟S3所建立的BP人工網(wǎng)絡(luò)模型，獲得全芯片設(shè)計版圖的掩膜設(shè)計灰度圖。

優(yōu)選地，在步驟S4之后還包括步驟S5：將步驟S4中獲得的全芯片設(shè)計版圖的掩膜設(shè)計灰度圖進行基于像素的掩模優(yōu)化進行微調(diào)，獲得微調(diào)修正后的全芯片設(shè)計版圖的灰度圖。

優(yōu)選地，在步驟S5之后還包括步驟S6：根據(jù)掩模制造標準，將步驟S5中所獲取的全芯片設(shè)計版圖掩膜設(shè)計灰度圖進行二值化處理并提取多邊形圖形，必要時可以做基于多邊形的掩膜像素優(yōu)化，從而形成基于多邊形的掩模設(shè)計圖形，輸出可以被制造的掩模設(shè)計圖案。

優(yōu)選地，在步驟S5和步驟S6之間還包括步驟S51：將步驟S5中出現(xiàn)的潛在缺陷圖形添加到步驟S1的典型圖形區(qū)域中，并可作為隨后步驟S3的BP人工神經(jīng)網(wǎng)絡(luò)訓練樣本。

本發(fā)明還提供一種計算機可讀的存儲介質(zhì)，其用于存儲集成電路掩模設(shè)計的計算機程序，所述計算機程序使得計算機執(zhí)行以下步驟：

步驟S1：提供一種集成電路的全芯片設(shè)計版圖，在全芯片設(shè)計版圖中隨機抓取多個設(shè)計版圖小區(qū)域，該設(shè)計版圖小區(qū)域可以是典型圖形區(qū)域和/或關(guān)鍵圖形區(qū)域和/或已知缺陷版圖區(qū)域和/或隨機圖形區(qū)域；

步驟S2：對選取的設(shè)計版圖小區(qū)域版圖進行基于像素的掩模優(yōu)化，輸出每個設(shè)計版圖小區(qū)域的掩模設(shè)計的像素灰度圖；

步驟S3：利用步驟S2中獲取的小區(qū)域掩膜像素灰度圖和其對應(yīng)的小區(qū)域設(shè)計版圖，建立BP人工神經(jīng)網(wǎng)絡(luò)模型；以及

步驟S4：將全芯片設(shè)計版圖送入步驟S3所建立的BP人工網(wǎng)絡(luò)模型，獲得全芯片設(shè)計版圖的掩膜設(shè)計灰度圖。

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果：

1、通過BP人工神經(jīng)網(wǎng)絡(luò)對掩模灰度圖進行優(yōu)化，獲取優(yōu)化后的掩模灰度圖，加快了掩?；叶葓D的優(yōu)化速度，提高了全芯片掩?；叶葓D的優(yōu)化能力，實現(xiàn)快速的掩模優(yōu)化，并且流程實現(xiàn)簡單。

2、通過將潛在的缺陷圖形添加到典型設(shè)計版圖小區(qū)域中，形成閉環(huán)系統(tǒng)調(diào)節(jié)，進一步減少全芯片設(shè)計版圖中的設(shè)計缺陷圖形，進而減少了掩模優(yōu)化的時間。

【附圖說明】

圖1是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法第一實施例的流程圖。

圖2A是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形。

圖2B是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形。

圖3A是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的種典型圖形。

圖3B是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形。

圖4是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形。

圖5A是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形。

圖5B是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形。

圖6A是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形基于像素掩模優(yōu)化后獲得的灰度圖。

圖6B是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形基于像素掩模優(yōu)化后獲得的灰度圖。

圖6C是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形基于像素掩模優(yōu)化后獲得的灰度圖。

圖6D是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形基于像素掩模優(yōu)化后獲得的灰度圖。

圖7是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的BP人工神經(jīng)網(wǎng)絡(luò)模型結(jié)構(gòu)示意圖。

圖8A是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形經(jīng)BP人工神經(jīng)網(wǎng)絡(luò)模型優(yōu)化后的掩模灰度圖。

圖8B是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形經(jīng)BP人工神經(jīng)網(wǎng)絡(luò)模型優(yōu)化后的掩模灰度圖。

圖8C是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形經(jīng)BP人工神經(jīng)網(wǎng)絡(luò)模型優(yōu)化后的掩?；叶葓D。

圖8D是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法的一種典型圖形經(jīng)BP人工神經(jīng)網(wǎng)絡(luò)模型優(yōu)化后的掩?；叶葓D。

圖9是本發(fā)明一種集成電路掩模設(shè)計的優(yōu)化方法第二實施例的流程圖。

【具體實施方式】

為了使本發(fā)明的目的，技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施實例，對本發(fā)明進行進一步詳細說明。應(yīng)當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

請參閱圖1，本發(fā)明提供一種集成電路掩模設(shè)計的優(yōu)化方法。本實施例是14nm節(jié)點邏輯電路通孔層(VIA)版圖設(shè)計進行舉例說明，可以分為以下步驟S1-S6：

步驟S1：提供一種集成電路的全芯片設(shè)計版圖，在全芯片設(shè)計版圖中隨機抓取多個設(shè)計版圖小區(qū)域。

具體的，當前的大規(guī)模集成電路普遍采用光刻系統(tǒng)制造。光刻系統(tǒng)主要分為：照明系統(tǒng)(光源)、掩模、投射系統(tǒng)及晶片等四部分。光源發(fā)出的光線經(jīng)過聚光鏡聚焦后入射至掩模，掩模的開孔部分透光；經(jīng)過掩模后，光線經(jīng)由投射系統(tǒng)入射至晶片；這樣掩模圖形就復制在晶片上。

隨著光刻技術(shù)節(jié)點進入45nm-22nm，電路的關(guān)鍵尺寸已經(jīng)遠遠小于光源的波長，因此光的干涉和衍射現(xiàn)象更加顯著，導致光罩投影至硅片上的圖形發(fā)生畸變，甚至會導致超出可接受范圍的圖形失真。典型的效應(yīng)有：線端頭縮短、圓角和關(guān)鍵尺寸偏移等等。這種光學的衍射畸變的影響受到周邊圖形環(huán)境的影響，被稱之為光學臨近效應(yīng)(optical proximity effects，簡稱OPE)。

為了解決諸如此類的光學臨近效應(yīng)，需要對設(shè)計的版圖進行預先的修正，使得修改的量正好能夠補償曝光系統(tǒng)造成的臨近效應(yīng)。因此，使用做過光學臨近修正的版圖寫成的光罩，在晶圓上就能得到最初想要的設(shè)計圖案。這個修正的迭代過程就叫光學臨近修正(Optical Proximity Correct，簡稱OPC)。OPC是為了改善光學臨近效應(yīng)對曝光的影響，所以基本工作就是對版圖做逐線段的切割移動，然后不斷的迭代，最后與實際結(jié)果進行驗證。

首先，提供一種集成電路圖案的設(shè)計版圖，在設(shè)計版圖隨機抓取多個設(shè)計版圖小區(qū)域,該設(shè)計版圖小區(qū)域可以是典型圖形區(qū)域和/或關(guān)鍵圖形區(qū)域和/或已知缺陷版圖區(qū)域和/或隨機圖形區(qū)域。

其中，典型圖形區(qū)域可以是設(shè)計圖形密集程度較高區(qū)域選取。也可以是設(shè)計圖形密集程度半稀疏區(qū)域選取。還可以是設(shè)計圖形密集程度較稀疏區(qū)域選取。

如圖2A-2B所示，選擇標準方形孔陣列和交錯方興孔陣列作為典型圖形。其中方形孔的大小分別為76nm×76nm、112nm×112nm、76nm×112nm和112nm×76nm；X方向和Y方向的周期分別為165nm、185nm、205nm、225nm、245nm、265nm、300nm。

如圖3A-3B所示，選擇線空周期圖形作為典型圖形。其中短邊長度為76nm，長邊長度分別為300nm、500nm、700nm、1000nm、1300nm、1500nm、2000nm，周期分別為165nm、185nm、205nm、225nm、245nm、265nm、300nm。

如圖4所示，選擇三方形孔陣列作為典型圖形。其中方形孔的大小為76nm×76nm，共392個。

如圖5A-5B所示，選擇半稀疏標準方形孔陣列以及交錯標準方形孔陣列作為典型圖形。其中方形孔的大小為76nm×76nm，內(nèi)部周期分別為165nm和255nm，方形孔數(shù)目從1個變化到7個，總共1372個設(shè)計。

步驟S2：對選取的設(shè)計版圖小區(qū)域版圖進行基于像素的掩模優(yōu)化，輸出每個設(shè)計版圖小區(qū)域的掩模設(shè)計的像素灰度圖。具體地，基于像素的掩模優(yōu)化方法不進行限制，本實施例采用邊緣位置誤差作為優(yōu)化函數(shù)，采用梯度下降算法進行優(yōu)化，獲得如圖6A-6D所示的每個設(shè)計版圖小區(qū)域的掩模優(yōu)化像素灰度圖，其中圖6A是標準方形孔陣列小區(qū)域在基于像素的掩模優(yōu)化方法優(yōu)化后獲得的掩模優(yōu)化像素灰度圖；6B是線空周期圖形小區(qū)域在基于像素的掩模優(yōu)化方法優(yōu)化后獲得的掩模優(yōu)化像素灰度圖；6C是三方形孔陣列圖形小區(qū)域在基于像素的掩模優(yōu)化方法優(yōu)化后獲得的掩模優(yōu)化像素灰度圖；6D是半稀疏交錯標準方形孔陣列圖形小區(qū)域在基于像素的掩模優(yōu)化方法優(yōu)化后獲得的小區(qū)域的掩模像素灰度圖。

步驟S3：利用步驟S2中獲取的小區(qū)域掩膜像素灰度圖和其對應(yīng)的小區(qū)域設(shè)計版圖，建立BP人工神經(jīng)網(wǎng)絡(luò)模型。具體包括步驟S31-S40。

步驟S31：將步驟S2中的小區(qū)域掩膜像素灰度圖對應(yīng)的設(shè)計版圖作為輸入向量，步驟S2中獲取的小區(qū)域掩膜像素灰度圖作為期望輸出向量，建立BP人工神經(jīng)網(wǎng)絡(luò)模型。

請參閱圖7，BP人工神經(jīng)網(wǎng)絡(luò)模型包括輸入層、隱藏層以及輸出層。網(wǎng)絡(luò)結(jié)構(gòu)定義：假設(shè)輸入層有n個神經(jīng)元，隱含層有p個神經(jīng)元，輸出層有q個神經(jīng)元。本實施例中采用輸入層為40*40個節(jié)點，具有兩個隱含層結(jié)構(gòu)，輸出層可以為一個或多個節(jié)點，優(yōu)選為一個節(jié)點。

變量定義：輸入向量：x＝(x₁，x₂，…，x_n)；

本實施例中輸入向量為步驟S2中獲取的小區(qū)域的設(shè)計版圖灰度圖像對應(yīng)在全芯片上的小區(qū)域設(shè)計版圖，n＝1600。

隱含層輸入向量：hi＝(hi₁，hi₂，…h(huán)i_p)；

隱含層輸出向量：ho＝(ho₁，ho₂，…h(huán)o_p)；

輸出層輸入向量：yi＝(yi₁，yi₂，…yi_q)；

輸出層輸出向量：yo＝(yo₁，yo₂，…yo_q)；

輸出向量為當前網(wǎng)絡(luò)輸出的小區(qū)域的設(shè)計版圖對應(yīng)的掩膜設(shè)計灰度圖。

期望輸出向量：d₀＝(d₁，d₂，…d_q)；

設(shè)定步驟S3中獲取的小區(qū)域掩膜像素灰度圖為期望輸出向量。

輸出層與中間層的連接權(quán)值：w_ih；

隱含層與輸出層的連接權(quán)值：w_ho；

隱含層各神經(jīng)元的閥值：b_h；

輸出層各神經(jīng)元的閥值：b₀；

樣本數(shù)據(jù)個數(shù)：k＝1,2,…m；

激活函數(shù)：f(*)；

誤差函數(shù)：

步驟S3中獲取的小區(qū)域掩膜像素灰度圖以及網(wǎng)絡(luò)輸出的小區(qū)域的設(shè)計版圖對應(yīng)的掩膜設(shè)計灰度圖之間的誤差。

步驟S32：網(wǎng)絡(luò)初始化。具體地，給各連接權(quán)值分別賦一個區(qū)間(-1,1)內(nèi)的隨機數(shù)值，設(shè)定誤差函數(shù)E，給定計算精度值ε和最大學習次數(shù)M。

步驟S33：隨機選取第k個輸入樣本及對應(yīng)期望輸出。

X(k)＝(x₁(k)，x₂(k)，…，x_n(k))；

d₀(k)＝(d₁(k)，d₂(k)，…d_q(k))；

步驟S34：計算隱含層各個神經(jīng)元的輸入和輸出。

ho_h(k)＝f(hi_h(k))h＝1,2，…p；

yo_o(k)＝f(yi₀(k))o＝1,2，…q。

步驟S35：利用期望輸出和實際輸出計算誤差函數(shù)對輸出層的各神經(jīng)元的偏導數(shù)δ₀(k)。

步驟S36：利用隱含層到輸出層的連接權(quán)值、輸出層的δ₀(k)和隱含層的輸出計算誤差函數(shù)對隱含層各神經(jīng)元的偏導數(shù)δ_h(k)。

步驟S37：利用輸出層各神經(jīng)元的偏導數(shù)δ₀(k)和隱含層各神經(jīng)元的輸出來修正輸出層的連接權(quán)值w_ho(k)

步驟S38：利用隱含層各神經(jīng)元的偏導數(shù)δ_h(k)和輸入層各神經(jīng)元的輸入修正連接權(quán)w_ih(k)。

步驟S39：計算誤差函數(shù)E。

步驟S40：判斷誤差函數(shù)E的值是否滿足要求，當誤差函數(shù)E的值到預設(shè)精度或?qū)W習次數(shù)大于設(shè)定的最大次數(shù)，則結(jié)束算法，可以應(yīng)用于掩膜設(shè)計的灰度圖像；否則，選取下一個學習樣本及對應(yīng)的期望輸出，返回到步驟S43，進入下一輪學習，直至誤差函數(shù)E的值到預設(shè)精度或?qū)W習次數(shù)大于設(shè)定的最大次數(shù)。

BP人工網(wǎng)絡(luò)模型可以將輸入的設(shè)計版圖進行優(yōu)化，將設(shè)計版圖優(yōu)化為可以應(yīng)用于掩膜設(shè)計的灰度圖像，并輸出該掩膜設(shè)計灰度圖像。

步驟S4：將全芯片設(shè)計版圖送入步驟S3所建立的BP人工網(wǎng)絡(luò)模型，獲得全芯片設(shè)計版圖的掩膜設(shè)計灰度圖。

步驟S5：將步驟S4中獲得的全芯片設(shè)計版圖的掩膜設(shè)計灰度圖進行基于像素的掩模優(yōu)化進行微調(diào)，獲得微調(diào)修正后的全芯片設(shè)計版圖的灰度圖。

步驟S6：根據(jù)掩模制造標準，將步驟S5中所獲取的全芯片設(shè)計版圖掩膜設(shè)計灰度圖進行二值化處理并提取多邊形圖形，必要時可以做基于多邊形的掩膜像素優(yōu)化，從而形成基于多邊形的掩模設(shè)計圖形，輸出可以被制造的掩模設(shè)計圖案。

請參閱圖8A-8D，在步驟S4中獲取的全芯片設(shè)計版圖的掩膜設(shè)計灰度圖中隨機抓取4個1.5mm×1.5mm的區(qū)域(標記為區(qū)域1，區(qū)域2，區(qū)域3，區(qū)域4)，其對應(yīng)的掩膜設(shè)計灰度圖如8A-8D所示。

實驗對比：

在步驟S4中獲取的全芯片設(shè)計版圖的掩膜設(shè)計灰度圖中隨機抓取4個1.5mm×1.5mm的區(qū)域(標記為區(qū)域1，區(qū)域2，區(qū)域3，區(qū)域4)，將該4個小區(qū)域經(jīng)過基于像素的掩模優(yōu)化的微調(diào)，即優(yōu)化迭代次數(shù)17次，獲得該四個小區(qū)域的微調(diào)后的掩膜設(shè)計灰度圖，并進行光刻性能測試。

與步驟S1中的設(shè)計版圖中相同的地方抓取區(qū)域1，區(qū)域2，區(qū)域3，區(qū)域4。將這4個小區(qū)域經(jīng)過基于像素的掩模優(yōu)化的微調(diào)，即優(yōu)化迭代次數(shù)50次，獲得該四個小區(qū)域的微調(diào)后的掩膜設(shè)計灰度圖，并進行光刻性能測試，經(jīng)BP人工神經(jīng)網(wǎng)絡(luò)優(yōu)化以及傳統(tǒng)的基于像素掩膜優(yōu)化的光刻性能測試比較結(jié)果如下表1。

表1：

本實施例中光刻性能采用在PV-band進行衡量。PV-band的計算如下：

PV-band＝max(EPE@PW_conditions)-min(EPE@PW_conditions)；式中EPE表示硅片上輪廓與目標設(shè)計圖形之間的位置誤差；PW_conditions是光刻工藝曝光條件，本實施例中采用離焦在正負40nm，曝光劑量誤差在±3％。

從表1中看出采用本發(fā)明的基于BP人工神經(jīng)網(wǎng)絡(luò)的掩?；叶葓D優(yōu)化可以獲得與傳統(tǒng)掩?；叶葓D優(yōu)化具有相同水平的優(yōu)化精度，且能將優(yōu)化迭代次數(shù)從50次減少到17次，故此提高優(yōu)化速度65％左右。

請參閱圖9，本發(fā)明還提供第二實施例，第二實施例與第一實施例不同的是。

還包括步驟S51：將步驟S5中出現(xiàn)的潛在缺陷圖形添加到步驟S1的典型圖形區(qū)域中，并可作為隨后步驟S3的BP人工神經(jīng)網(wǎng)絡(luò)訓練樣本。

具體地，為了進一步提高實施例一中BP人工神經(jīng)網(wǎng)絡(luò)對掩模灰度圖的優(yōu)化能力，本實施例將全芯片中潛在的缺陷圖形添加到步驟S1中的典型圖形區(qū)域內(nèi)，并作為隨后步驟S3的人工神經(jīng)元網(wǎng)絡(luò)訓練樣本。

潛在的缺陷圖形可以是基于以往的經(jīng)驗確定的圖形，也可以是步驟S4中設(shè)計版圖小區(qū)域在基于BP人工神經(jīng)網(wǎng)絡(luò)模型優(yōu)化后發(fā)現(xiàn)的缺陷圖形，還可以是步驟S5中經(jīng)過優(yōu)化微調(diào)后和/或經(jīng)過后續(xù)掩模多邊形轉(zhuǎn)換后進行掩模驗證工作發(fā)現(xiàn)的缺陷圖形，將缺陷圖形反饋增加到步驟S1典型設(shè)計版圖小區(qū)域中，重新進行步驟S2和步驟S3的BP人工神經(jīng)網(wǎng)絡(luò)模型優(yōu)化，從而形成了一個閉環(huán)循環(huán)優(yōu)化過程，可以按照需要進行整個流程的循環(huán)優(yōu)化。

在本實施例中定義將某點的PV-band>5nm的圖形定義為缺陷，并在實施例1的步驟S4后進行掩模驗證，隨機選取全芯片設(shè)計版圖中的兩個小區(qū)域記為區(qū)域a，和區(qū)域b，對區(qū)域a和區(qū)域b內(nèi)的缺陷圖形數(shù)目進行檢測，并將檢測到的缺陷圖形數(shù)目做記錄。

將步驟S4后檢測到的缺陷圖形重新放到步驟1的典型設(shè)計版圖區(qū)域中，并重新執(zhí)行步驟S2、步驟S3和步驟S4，重新檢測區(qū)域a和區(qū)域b內(nèi)缺陷數(shù)目做記錄，并與第一次檢測到的結(jié)果相比，結(jié)果如表2所示。

表2

從表2中可以看本實施例將缺陷圖形重新放到步驟1的典型設(shè)計版圖區(qū)域中，并作為BP人工神經(jīng)網(wǎng)絡(luò)的訓練樣本，這樣可以有效減少全芯片設(shè)計版圖中的設(shè)計缺陷圖形，進而減少了BP人工神經(jīng)網(wǎng)絡(luò)對掩模優(yōu)化的時間，從而提高人BP工神經(jīng)網(wǎng)絡(luò)的優(yōu)化能力。

本發(fā)明還提供一種計算機可讀的存儲介質(zhì)，其用于存儲集成電路掩模設(shè)計的計算機程序，其特征在于：所述計算機程序使得計算機執(zhí)行以下步驟：

步驟S1：提供一種集成電路的全芯片設(shè)計版圖，在全芯片設(shè)計版圖中隨機抓取多個設(shè)計版圖小區(qū)域；

步驟S2：對選取的設(shè)計版圖小區(qū)域版圖進行基于像素的掩模優(yōu)化，輸出每個設(shè)計版圖小區(qū)域的掩模設(shè)計的像素灰度圖；

步驟S3：利用步驟S2中獲取的小區(qū)域掩膜像素灰度圖和其對應(yīng)的小區(qū)域設(shè)計版圖，建立BP人工神經(jīng)網(wǎng)絡(luò)模型；以及

步驟S4：將全芯片設(shè)計版圖送入步驟S3所建立的BP人工網(wǎng)絡(luò)模型，獲得全芯片設(shè)計版圖的掩膜設(shè)計灰度圖。

步驟S5：將步驟S4中獲得的全芯片設(shè)計版圖的掩膜設(shè)計灰度圖進行基于像素的掩模優(yōu)化進行微調(diào)，獲得微調(diào)修正后的全芯片設(shè)計版圖的灰度圖。

步驟S6：根據(jù)掩模制造標準，將步驟S5中所獲取的全芯片設(shè)計版圖掩膜設(shè)計灰度圖進行二值化處理并提取多邊形圖形，必要時可以做基于多邊形的掩膜像素優(yōu)化，從而形成基于多邊形的掩模設(shè)計圖形，輸出可以被制造的掩模設(shè)計圖案。

步驟S1中的設(shè)計版圖小區(qū)域可以是典型圖形區(qū)域和/或關(guān)鍵圖形區(qū)域和/或已知缺陷版圖區(qū)域和/或隨機圖形區(qū)域。

與現(xiàn)有設(shè)計相比，本發(fā)明具有以下有益效果：

1、通過BP人工神經(jīng)網(wǎng)絡(luò)對掩?；叶葓D進行優(yōu)化，獲取優(yōu)化后的掩?；叶葓D，加快了掩模灰度圖的優(yōu)化速度，提高了全芯片掩模灰度圖的優(yōu)化能力，實現(xiàn)快速的掩模優(yōu)化，并且流程實現(xiàn)簡單。

2、通過將潛在的缺陷圖形添加到典型設(shè)計版圖小區(qū)域中，形成閉環(huán)系統(tǒng)調(diào)節(jié)，進一步減少全芯片設(shè)計版圖中的設(shè)計缺陷圖形，進而減少了掩模優(yōu)化的時間。

以上所述僅為本發(fā)明較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明原則之內(nèi)所作的任何修改，等同替換和改進等均應(yīng)包含本發(fā)明的保護范圍之內(nèi)。