本發(fā)明涉及pcb板高速信號完整性技術領域，具體地說是一種分析編碼對信號傳輸影響的拓撲、方法及pcb走線方法。

背景技術：

高速數(shù)字總量的不斷擴充以及數(shù)據(jù)傳輸?shù)膶崟r性不斷的發(fā)展使得人們對高速數(shù)據(jù)的傳輸速率有了更高更準確的要求。而隨著數(shù)據(jù)速率的不斷提升，信號質量惡化以及信號延遲的問題會顯得十分突出。為了解決高速數(shù)據(jù)傳輸過程中的數(shù)據(jù)失真與傳輸錯誤等問題，通常要求數(shù)據(jù)編碼具有強糾錯能力，這樣才能適合于高速傳輸?shù)臄?shù)據(jù)之后再進行傳輸，因此不同的編碼方式就會被發(fā)明。比如8b/1ob編碼，此類編碼方式正是針對高速局域網(wǎng)所研發(fā)的。此編碼方式的在高速串行總線的發(fā)送端將輸入的8bit數(shù)據(jù)按照8b/10b的編碼規(guī)則映射成10bit數(shù)據(jù)，再通過并串轉換模塊將并行數(shù)據(jù)串行輸出，同樣，在接收端則進行串并轉換和10bit到8bit的解碼工作。8b/10b編碼是將一組連續(xù)的8bit數(shù)據(jù)分解成高3位和低5位，對調兩部分數(shù)據(jù)統(tǒng)一表示成dx.y或kx.y。其中d/k分別表示數(shù)據(jù)代碼和控制代碼，x/y表示數(shù)據(jù)的低5位和高3位。然后根據(jù)crd(當前運行不一致)的數(shù)值查找3b/4b與5b/6b編碼表，完成8b/10b的數(shù)據(jù)轉換。這種編碼方式可以保持電路中的dc平衡。通過該編碼可以提高傳輸速度，完成嵌入時鐘的還原，提高傳輸?shù)恼_率。

以8b/10b編碼為例，該編碼是pcie總線協(xié)議規(guī)范的重要組成部分，通過8b/10b的編碼方式可以維持dc平衡，提高傳輸?shù)恼_性以及實現(xiàn)比特流嵌入式時鐘的恢復功能。8b/10b的編碼方式能夠減小高速傳輸?shù)恼`碼率。下表所示為pcie總線協(xié)議中tlp數(shù)據(jù)包結構：

所示表格中tlp數(shù)據(jù)包結構pcie中每個數(shù)據(jù)包都由特定的k碼作為開始和結束的界定符。開始(stp)和結束幀(end)的不一致性為0，這樣可以預防不一致性從一個數(shù)據(jù)包影響下一個數(shù)據(jù)包。由于每次編碼的不一致性只有0，±23種結果，所以只要數(shù)據(jù)包的開始和結束等界定符沒有發(fā)生錯誤，產生的0、1之間任意一個的錯誤轉換都會檢測出來。任何單個錯誤在10bit編碼中都會改變編碼的不一致性，因此10bit編碼中的任何單個錯誤都會被及時檢測出來。而通過不一致性檢測不出來的最簡單的錯誤形式就是發(fā)生了兩次1與0的互相轉換。對于2個或者更多的錯誤則需要采用crc(cyclicredundancycheck)校驗的方法來進行檢測。crc校驗多項式采用線性編碼原理檢測傳輸中的錯誤。crc糾錯可以檢查出10bit編碼塊中任意的兩個錯誤。如果采用16位校驗碼用來糾正10bit數(shù)據(jù)中的兩處錯誤，那么一個數(shù)據(jù)包一次可以準確傳輸142個字節(jié)。在pcie系統(tǒng)當中，采用16位校驗碼的模式，可以把未檢測到的錯誤概率降低到15×10^-6。加上8b/10b編碼的不一致性檢測可以減少一大半的上述隨機錯誤。所以對于一個有16位校驗碼的數(shù)據(jù)包來說，基本上產生的錯誤大概為1×10^-5。8b/10b編碼的這些特點大大提高了pcie系統(tǒng)數(shù)據(jù)傳輸?shù)恼_性。

現(xiàn)有技術中，在信號接收端采用一個可控直流電壓閾值的控制器來實現(xiàn)信號的接收。但是隨著數(shù)據(jù)傳輸速率的提高，高性能的閾值控制器也越來越昂貴，而在閾值處的dc偏移也很容易造成脈沖寬度失真，從長遠來看dc的偏移受到溫度和使用年限的影響也比較大。相比于dc耦合，ac耦合更適合于高速的數(shù)據(jù)傳輸。在ac耦合的數(shù)據(jù)傳輸模式中允許器件工作在不同的直流電壓下。但是，ac耦合的工作方式在高速數(shù)據(jù)傳輸中仍然存在問題。由于ac濾波器的截止頻率不同，當數(shù)據(jù)變化頻率比較低時低頻數(shù)據(jù)會被濾波器過濾掉。也就是說，當高頻數(shù)據(jù)中出現(xiàn)連續(xù)0或者1的數(shù)目比較多的時候會被當作低頻數(shù)據(jù)過濾掉。

基于此，本發(fā)明提供一種能夠有效解決上述問題的分析編碼對信號傳輸影響的拓撲、方法及pcb走線方法。

技術實現(xiàn)要素：

本發(fā)明的技術任務是針對以上不足之處，提供一種分析編碼對信號傳輸影響的拓撲、方法及pcb走線方法。

一種分析編碼對信號傳輸影響的拓撲，用于分析不同編碼方式對信號傳輸?shù)挠绊?，其結構包括跨阻抗放大器、延時電路模塊、限幅放大器，其中，

阻抗放大器配置在信號輸入端，通過該阻抗放大器完成阻抗匹配后接入延時電路模塊；

延時電路模塊，用于完成信號延時處理，其輸出端接入限幅放大器；

限幅放大器，配置在信號接收端，完成阻抗匹配后接收信號波形。

所述阻抗放大器、限幅放大器完成阻抗匹配分別通過并聯(lián)電阻r1、r2實現(xiàn)，其中在信號輸入端，阻抗放大器由輸入端、輸出端方向相反且相互并聯(lián)的兩個放大器組成，該阻抗放大器與電阻r1并聯(lián)后的輸出端連接到延時電路模塊；在信號接收端，延時電路模塊的輸出端接入并聯(lián)后的限幅放大器與電阻r2的輸入端，該限幅放大器由輸入端、輸出端方向相反且相互并聯(lián)的兩個放大器組成。

在信號輸入端還配置有光電二極管，該光電二極管的負極輸入高速信號、正極連接上述并聯(lián)的阻抗放大器和電阻r1的輸入端。

所述電阻r1為大于等于100歐姆的電阻，通過該電阻可解決輸入端阻抗不匹配的問題，實現(xiàn)從輸入端輸出匹配波形；相對應的，電阻r2為大于等于100歐姆的電阻，通過該電阻可解決接收端阻抗不匹配的問題，實現(xiàn)從接收端接收到理想信號波形。

所述延時電路模塊采用濾波電路實現(xiàn)，該濾波電路包括兩條支線，一條支線連接在并聯(lián)后的阻抗放大器、電阻r1的輸出端及并聯(lián)后的限幅放大器、電阻r2的輸入端之間；另一條支線連接在并聯(lián)后的限幅放大器、電阻r2的輸出端及并聯(lián)后的阻抗放大器、電阻r1的輸入端之間，且兩條支線分別由相互串聯(lián)的電阻r3、電容c1、電阻r4組成，及相互串聯(lián)的電阻r5、電容c2、電阻r6組成。

一種分析編碼對信號傳輸影響的拓撲方法，其實現(xiàn)步驟為：

一、首先通過仿真軟件仿真建立上述拓撲結構；

二、在信號輸入端接入高速總線，輸入高速總線信號，在信號接收端接收到信號并將信號波形以波形圖的形式在仿真軟件中顯示；

三、對信號輸入端對數(shù)據(jù)進行編碼預處理，然后輸入預處理后的高速總線信號，最后以波形圖的形式在仿真軟件中顯示；

四、比較步驟二、步驟三中的波形圖，得出編碼對信號傳輸?shù)挠绊憽?/p>

所述高速總線包括pcie總線、sata總線、sas總線，其對應的編碼為包括8b/10b編碼、64b/66b的線路/信道編碼技術。

當高速總線采用pcie總線時，其對應的編碼采用的為8b/10b編碼來克服拓撲中傳輸速度和截止頻率之間的矛盾，基于上述步驟得到波形圖后，該8b/10b編碼通過檢測前一個字符的不均衡性來決定后一個字符的編碼選擇：如果前一個字符是正不均衡性字符，則后一個就應該選擇負不均衡性，從而使得整個比特流中保持0和1的平衡。

一種基于上述方法的pcb走線方法，其實現(xiàn)過程為：每次在走線之前，通過仿真軟件仿真建立上述拓撲結構，然后輸入不同編碼的高速總線信號，獲取不同編碼的高速總線信號對走線影響的波形圖，根據(jù)波形圖，選擇出最佳的編碼走線方式。

所述高速總線包括pcie總線、sata總線、sas總線，其對應的編碼為包括8b/10b編碼、64b/66b的線路/信道編碼技術。

本發(fā)明的一種分析編碼對信號傳輸影響的拓撲、方法及pcb走線方法和現(xiàn)有技術相比，具有以下有益效果：

本發(fā)明的一種分析編碼對信號傳輸影響的拓撲、方法及pcb走線方法提出的拓撲鏈路可以快速的得到數(shù)據(jù)傳輸?shù)木唧w結果，得到不同編碼方式下信號傳輸?shù)木唧w仿真結果，可以借鑒此結果分析等其他高速總線信號；能夠大大減少不同編碼方式查分傳輸時的信號情況；實用性強，適用范圍廣泛，此拓撲結構及對應方法不僅僅可以用于pcie總線的分析，也可以運用到sata、sas等其他總線中去，增強服務器信號完整性，提高產品的品質。

附圖說明

附圖1是本發(fā)明的拓撲結構簡圖。

附圖2是本發(fā)明的拓撲具體結構示意圖。

附圖3為本發(fā)明采用及未采用pcie總線、8b/10b編碼時得到的波形圖。

具體實施方式

下面結合附圖及具體實施例對本發(fā)明作進一步說明。

本發(fā)明提出不同編碼方式對信號傳輸?shù)木唧w影響，不同的編碼方式正受到越來越廣泛的重視，而本發(fā)明就是應用于不同編碼方式的研究。

如附圖1、圖2所示，本發(fā)明提供一種分析編碼對信號傳輸影響的拓撲，用于分析不同編碼方式對信號傳輸?shù)挠绊?，包括跨阻抗放大器、延時電路模塊、限幅放大器，其中，

阻抗放大器配置在信號輸入端，通過該阻抗放大器完成阻抗匹配后接入延時電路模塊；

延時電路模塊，用于完成信號延時處理，其輸出端接入限幅放大器；

限幅放大器，配置在信號接收端，完成阻抗匹配后接收信號波形。

所述阻抗放大器、限幅放大器完成阻抗匹配分別通過并聯(lián)電阻r1、r2實現(xiàn)，其中在信號輸入端，阻抗放大器由輸入端、輸出端方向相反且相互并聯(lián)的兩個放大器組成，該阻抗放大器與電阻r1并聯(lián)后的輸出端連接到延時電路模塊；在信號接收端，延時電路模塊的輸出端接入并聯(lián)后的限幅放大器與電阻r2的輸入端，該限幅放大器由輸入端、輸出端方向相反且相互并聯(lián)的兩個放大器組成。

在信號輸入端還配置有光電二極管，該光電二極管的負極輸入高速信號、正極連接上述并聯(lián)的阻抗放大器和電阻r1的輸入端。

所述電阻r1為大于等于100歐姆的電阻，通過該電阻可解決輸入端阻抗不匹配的問題，實現(xiàn)從輸入端輸出匹配波形；相對應的，電阻r2為大于等于100歐姆的電阻，通過該電阻可解決接收端阻抗不匹配的問題，實現(xiàn)從接收端接收到理想信號波形。

所述延時電路模塊采用濾波電路實現(xiàn)，該濾波電路包括兩條支線，一條支線連接在并聯(lián)后的阻抗放大器、電阻r1的輸出端及并聯(lián)后的限幅放大器、電阻r2的輸入端之間；另一條支線連接在并聯(lián)后的限幅放大器、電阻r2的輸出端及并聯(lián)后的阻抗放大器、電阻r1的輸入端之間，且兩條支線分別由相互串聯(lián)的電阻r3、電容c1、電阻r4組成，及相互串聯(lián)的電阻r5、電容c2、電阻r6組成。

一種分析編碼對信號傳輸影響的方法，其實現(xiàn)步驟為：

一、首先通過仿真軟件仿真建立上述拓撲結構；

二、在信號輸入端接入高速總線，輸入高速總線信號，在信號接收端接收到信號并將信號波形以波形圖的形式在仿真軟件中顯示；

三、對信號輸入端對數(shù)據(jù)進行編碼預處理，然后輸入預處理后的高速總線信號，最后以波形圖的形式在仿真軟件中顯示；

四、比較步驟二、步驟三中的波形圖，得出編碼對信號傳輸?shù)挠绊憽?/p>

所述高速總線包括pcie總線、sata總線、sas總線，其對應的編碼為包括8b/10b編碼、64b/66b的線路/信道編碼技術。

下面以高速總線采用pcie總線時，其對應的編碼采用的為8b/10b編碼為例，其具體操作過程為：

首先采用cadence軟件自帶的sigxplorer軟件建立的pcie仿真拓撲結構。圖2中為pcie鏈路通過ac耦合方式進行連接，在端口處采用100ω電阻進行匹配，中間加有傳輸線的延遲模型。此鏈路是為了仿真不同編碼方式對信號傳輸影響的，u3、u4分別代表輸入端和接收端，中間所用的電子器件為常見的電阻和電容。采用本文引入的鏈路結構后分別仿真采用8b/10b編碼和未采用8b/10b編碼的信號傳輸協(xié)議進行比對，得到圖3，下面對圖3進行具體分析：圖3中虛線為高速信號未采用8b/10b編碼方式，實線為高速信號采用8b/10b編碼方式，可以看出當傳輸?shù)南嗤瑪?shù)據(jù)變多時，由于時延的問題，傳輸?shù)牟罘中盘栙|量會變得越來越差，信號失真問題變得嚴重。為了改善ac耦合模式下的多位相同數(shù)據(jù)傳輸時信號失真，需要在濾波器的設計當中采用大電容。但是大電容的充放電時間比較長，對于數(shù)據(jù)的高速傳輸來不及做出相應反應。為了克服ac耦合中傳輸速度和截止頻率之間的矛盾，在高速數(shù)據(jù)傳輸采用8b/10b編碼對數(shù)據(jù)進行預處理。經(jīng)過編碼后的數(shù)據(jù)中連續(xù)相同的數(shù)據(jù)最多5位，確保數(shù)據(jù)有足夠的轉換率。8b/10b編碼通過檢測前一個字符的不均衡性來決定后一個字符的編碼選擇。如果前一個字符是正不均衡性字符，則后一個就應該選擇負不均衡性。這種連續(xù)不均衡機制使得整個比特流中盡量保持了0和1的平衡。10位傳送代碼可以支持所有的256種8位組合，并且利用剩余組合中的一些編碼構成特定的控制碼,在兩位相同的二進制數(shù)據(jù)后緊跟著五位與前兩位不同的二進制連續(xù)串，這種特殊的格式使其與一般的數(shù)據(jù)編碼區(qū)分開。

為了進一步證明8b/10b編碼方式更好的改善pcie數(shù)據(jù)傳輸系統(tǒng)的信號完整性問題，在本文中采用的電平標準為lvds(低壓差分信號)。與傳統(tǒng)的ttl和lvcom等電平標準相比較，lvds不僅能夠提高數(shù)據(jù)傳輸速度，而且能夠緩解高轉換率帶來的emi等問題，明顯改善了高速數(shù)據(jù)傳輸過程中的信號完整性問題。編碼后的數(shù)據(jù)傳輸很好地改善了高速串行數(shù)據(jù)傳輸中的信號傳輸速度以及信號失真等問題。

8b/10b編碼改善了ac耦合與快速傳輸之間的矛盾，提高了數(shù)據(jù)傳輸速率。編碼特點也幫助提高了數(shù)據(jù)傳輸?shù)臏蚀_度。利用編碼的冗余特點實現(xiàn)的內嵌時鐘改善了pcb的傳輸性能。8b/10b極大地提高了高速串行數(shù)據(jù)傳輸?shù)男阅堋?/p>

也就是說，在采用8b/10b編碼后得到的波形恰好滿足期望形式，而未采用8b/10b編碼方式得到的波形恰好相反，這種波形將會使電子器件做出相反的判斷，從而影響服務器整體系統(tǒng)的性能，降低系統(tǒng)的壽命。由于pcie總線速率會不斷的提升，在以后可能會出現(xiàn)pcie4.0、pcie5.0等總線情況，運用此拓撲結構可以快速的分別出那種編碼方式更加的適合于不同的總線協(xié)議情況。

一種基于上述方法的pcb走線方法，其實現(xiàn)過程為：每次在走線之前，通過仿真軟件仿真建立上述拓撲結構，然后輸入不同編碼的高速總線信號，獲取不同編碼的高速總線信號對走線影響的波形圖，根據(jù)波形圖，選擇出最佳的編碼走線方式。

所述高速總線包括pcie總線、sata總線、sas總線，其對應的編碼為包括8b/10b編碼、64b/66b的線路/信道編碼技術。

在整個pcb設計中，不同走線的情況會很大的影響信號的質量，而信號的不同編碼方式將影響信號的工作方式，運用一種簡便實用的拓撲結構將快速的判斷出不同編碼方式對信號的影響情況，而本文正是基于此想法后提出這種拓撲結構，能夠大大減少不同編碼方式查分傳輸時的信號情況。

通過上面具體實施方式，所述技術領域的技術人員可容易的實現(xiàn)本發(fā)明。但是應當理解，本發(fā)明并不限于上述的具體實施方式。在公開的實施方式的基礎上，所述技術領域的技術人員可任意組合不同的技術特征，從而實現(xiàn)不同的技術方案。

除說明書所述的技術特征外，均為本專業(yè)技術人員的已知技術。