本發(fā)明屬于接口電路
技術(shù)領(lǐng)域：
，特別涉及一種兼容mipi信號輸出的通用接口電路。
背景技術(shù)：
：在集成電路設(shè)計領(lǐng)域中，接口io(input/outputinterface)電路是一種用來實現(xiàn)芯片間相互通信的電路模塊。當兩個或者多個芯片在進行相互通信時，芯片通常會使用通用接口gpio(generalpurposeinput/outputinterface)電路與其他芯片或電路進行通信。通用輸入輸出接口電路的特征為兼容多種電壓和多種傳輸邏輯，通用輸入輸出接口電路通常需要兼容1.2v/1.5v/1.8v/2.5v/3.3v等電壓，并兼容cmos信號和lvds等信號的傳輸。其中，cmos信號接口包括單端接口和差分接口，其中單端接口通過一根連線連接兩個接口進行信號傳輸，其特征為所傳輸信號通過信號電壓的高低來作為數(shù)據(jù)0或數(shù)據(jù)1。如圖1所示，當芯片1與芯片2進行通信，接口101通過其端口a連接至接口201的端口b，當端口a向端口b傳輸數(shù)據(jù)1時，a端將一個高電壓傳輸至b端；當端口a向端口b傳輸數(shù)據(jù)0時，a端將一個低電壓傳輸至b端。差分接口使用兩根連線連接兩對接口進行信號傳輸，其特征為通過兩個端口之間的差值來表征傳輸數(shù)據(jù)0或數(shù)據(jù)1，如圖2所示，當芯片1與芯片2進行通信，接口102通過其差分端口a+和a-連接至接口202的差分端口b+和b-，當接口102向接口202傳輸數(shù)據(jù)1時，a+端將一個高電壓傳輸至b+端，a-端將一個低電壓傳輸至b-端；當接口102向接口202傳輸數(shù)據(jù)0時，a+端將一個低電壓傳輸至b+端，a-端將一個高電壓傳輸至b-端。差分接口比起單端接口可以實現(xiàn)更好的傳輸性能和更快的傳輸速度。其中，低電壓差分接口lvds(lowvoltagedifferentialsignal)是一種高速差分接口，其特征為接口所傳輸?shù)臑殡娏餍盘枺摲N接口常用來傳輸視頻信號等高速數(shù)據(jù)信號。移動產(chǎn)業(yè)處理器接口mipi(mobileindustryprocessorinterface)是一種由mipi聯(lián)盟發(fā)起的一種低壓低功耗接口，是為移動應(yīng)用處理器制定的開放標準和規(guī)范，作為在移動設(shè)備中主流的高速圖像傳輸接口，已在智能手機、平板電腦、可穿戴設(shè)備和虛擬現(xiàn)實設(shè)備等領(lǐng)域得到了廣泛應(yīng)用。mipi接口也是一種差分接口，使用兩個端口傳輸?shù)碾妷翰畋碚鱾鬏敂?shù)據(jù)0或者數(shù)據(jù)1。mipi接口分為高速傳輸模式hsmode和低功耗傳輸模式lpmode，其中高速傳輸模式hsmode可以實現(xiàn)500mhz以上的傳輸速度，傳輸信號電平定義如表1所示，其基本特征為所傳輸高電平電壓為300mv～400mv；傳輸?shù)碗娖诫妷簽?v～100mv；高低電平平均值標準情況下為200mv，平均值浮動區(qū)間可為150mv～250mv；高低電平差值標準情況下為200mv，差值浮動區(qū)間為140mv～270mv。表1:mipihs模式定義mipi接口的低功耗傳輸模式lpmode傳輸信號電平定義如表2所示，該定義即為差分lcmos12輸出接口(接口輸出為差分輸出，采用1.2v電壓，cmos電平輸出)。parameterdescriptionminnommaxunitsnotesvohtheveninoutputhighlevel1.11.21.3vvoltheveninoutputlowlevel-5050mvzolpoutputimpendanceoflptransmitter110ω1,2表2:mipilp模式定義如圖3所示，為mipi接口高速傳輸模式hsmode和低功耗傳輸模式lpmode的信號示意圖，圖中高速傳輸模式傳輸信號幅度為100mv～300mv；低功耗傳輸模式傳輸信號幅度為0v～1.2v。隨著移動電子設(shè)備的迅速發(fā)展，mipi接口作為一種用于移動設(shè)備的新型高速接口，應(yīng)用越來越多，尤其是mipi輸出接口，廣泛用于圖像采集和顯示、電子設(shè)備屏幕顯示控制等。現(xiàn)有的mipi輸出接口分為兩種，一種為單獨的mipi輸出接口電路，如圖4所示，這樣方案需要在芯片中設(shè)計一對單獨的mipi接口電路用于mipi信號的傳輸，這對接口也將只能用于mipi信號發(fā)送。另一種為fpga使用差分輸出lvds25e(偽lvds)及一對lvcmos12差分輸出以及片外電阻網(wǎng)絡(luò)，如圖5所示，模擬mipi信號傳輸?shù)慕鉀Q方案，這種方案需要使用兩對接口電路(一對lvds25e輸出接口，一對差分lvcmos12輸出接口)才能實現(xiàn)對mipi輸出的兼容，但是該種方案中，由于lvds25e(偽lvds)輸出速度較低，會影響該種方案模擬mipi接口高速傳輸模式hsmode的輸出速度。綜上所述，現(xiàn)有技術(shù)中存在現(xiàn)有的通用接口電路無法兼容mipi輸出接口的問題。技術(shù)實現(xiàn)要素：本發(fā)明的目的在于提供一種兼容mipi信號輸出的通用接口電路，以解決現(xiàn)有技術(shù)中存在現(xiàn)有的通用接口電路無法兼容mipi輸出接口的問題。本發(fā)明提供一種兼容mipi信號輸出的通用接口電路，所述通用接口電路包括第一coms信號輸出模塊、lvds信號輸出模塊以及第二coms信號輸出模塊，所述第一coms信號輸出模塊和所述第二coms信號輸出模塊上分別設(shè)有輸出使能輸入端和數(shù)據(jù)輸入端，所述lvds信號輸出模塊上設(shè)有l(wèi)vds輸出使能輸入端和數(shù)據(jù)輸入端，所述第一coms信號輸出模塊的數(shù)據(jù)輸入端連接所述lvds信號輸出模塊的數(shù)據(jù)輸入端，所述第一coms信號輸出模塊的信號輸出端連接所述lvds信號輸出模塊的第一信號輸出端，所述第二coms信號輸出模塊的信號輸出端連接所述lvds信號輸出模塊的第二信號輸出端；所述通用接口電路還包括第一下拉模塊和第二下拉模塊，所述lvds信號輸出模塊設(shè)有mipi輸出使能輸入端，所述mipi輸出使能輸入端分別連接所述第一下拉模塊的控制端和所述第二下拉模塊的控制端，所述第一下拉模塊的信號輸入端連接所述lvds信號輸出模塊的第一信號輸出端，所述第一下拉模塊的信號輸出端接地，所述第二下拉模塊的信號輸入端連接所述lvds信號輸出模塊的第二信號輸出端，所述第二下拉模塊的信號輸出端接地；所述lvds信號輸出模塊的mipi信號使能輸入端輸入mipi電平有效信號且所述第一coms信號輸出模塊和所述第二coms信號輸出模塊的輸出使能輸入端均輸入電平無效信號時，所述第一下拉模塊和所述第二下拉模塊根據(jù)所述mipi電平有效信號處于工作狀態(tài)，所述lvds信號輸出模塊根據(jù)其數(shù)據(jù)輸入端輸入的邏輯控制信號向所述第一下拉模塊或者所述第二下拉模塊輸出電流信號，以使所述第一信號輸出端和第二信號輸出端的電壓為預(yù)設(shè)電壓值。本發(fā)明實施例提供一種兼容mipi信號輸出的通用接口電路，在lvds信號輸出模塊上設(shè)置mipi信號使能輸入端，同時在第一信號輸出端和第二信號輸出端分別連接第一下拉模塊和第二下拉模塊，當mipi信號使能輸入端輸入mipi電平有效信號且第一coms信號輸出模塊和第二coms信號輸出模塊的輸出使能輸入端均輸入電平無效信號時，第一下拉模塊和第二下拉模塊根據(jù)所述mipi電平有效信號處于工作狀態(tài)，lvds信號輸出模塊根據(jù)其數(shù)據(jù)輸入端輸入的邏輯控制信號向第一下拉模塊或者第二下拉模塊輸出電流信號，以使第一信號輸出端或者第二信號輸出端的電壓為預(yù)設(shè)電壓值，通過lvds信號輸出模塊實現(xiàn)了mipi接口高速傳輸模式hsmode的輸出，解決現(xiàn)有技術(shù)中存在現(xiàn)有的通用接口電路無法兼容mipi輸出接口的問題。附圖說明為了更清楚地說明本發(fā)明實施例中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1是現(xiàn)有技術(shù)中提供的coms信號接口中單端接口的電路示意圖；圖2是現(xiàn)有技術(shù)中提供的coms信號接口中差分接口的電路示意圖；圖3是現(xiàn)有技術(shù)中提供的mipi接口高速傳輸模式hsmode和低功耗傳輸模式lpmode的信號示意圖；圖4是現(xiàn)有技術(shù)中提供的mipi輸出接口的電路示意圖；圖5是現(xiàn)有技術(shù)中提供的fpga使用lvds25e和差分lvcmos12接口模擬mipi輸出接口的電路示意圖；圖6是本發(fā)明實施例提供的一種兼容mipi信號輸出的通用接口電路的結(jié)構(gòu)示意圖；圖7是本發(fā)明實施例提供的一種通用接口電路的結(jié)構(gòu)示意圖；圖8是本發(fā)明實施例提供的一種兼容mipi信號輸出的通用接口電路中的lvds信號輸出模塊的結(jié)構(gòu)示意圖；圖9是本發(fā)明實施例提供的一種兼容mipi信號輸出的通用接口電路中的第一下拉模塊的電路結(jié)構(gòu)圖；圖10是本發(fā)明實施例提供的一種兼容mipi信號輸出的通用接口電路中的第二下拉模塊的電路結(jié)構(gòu)圖。具體實施方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應(yīng)當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。為了說明本發(fā)明所述的技術(shù)方案，下面通過具體實施例來進行說明。本發(fā)明實施例一種兼容mipi信號輸出的通用接口電路，請參閱圖6，通用接口電路包括第一coms信號輸出模塊10、lvds信號輸出模塊30以及第二coms信號輸出模塊20，第一coms信號輸出模塊10和第二coms信號輸出模塊20上分別設(shè)有輸出使能輸入端和數(shù)據(jù)輸入端，lvds信號輸出模塊30上設(shè)有l(wèi)vds輸出使能輸入端和數(shù)據(jù)輸入端，第一coms信號輸出模塊10的數(shù)據(jù)輸入端連接lvds信號輸出模塊30的數(shù)據(jù)輸入端，第一coms信號輸出模塊10的信號輸出端連接lvds信號輸出模塊30的第一信號輸出端，第二coms信號輸出模塊20的信號輸出端連接lvds信號輸出模塊30的第二信號輸出端。該通用接口電路還包括第一下拉模塊40和第二下拉模塊50，lvds信號輸出模塊30設(shè)有mipi輸出使能輸入端，mipi輸出使能輸入端分別連接第一下拉模塊40的控制端和第二下拉模塊50的控制端，第一下拉模塊40的信號輸入端連接lvds信號輸出模塊30的第一信號輸出端，第一下拉模塊40的信號輸出端接地，第二下拉模塊50的信號輸入端連接lvds信號輸出模塊30的第二信號輸出端，第二下拉模塊50的信號輸出端接地。lvds信號輸出模塊30的mipi信號使能輸入端輸入mipi電平有效信號且第一coms信號輸出模塊10和第二coms信號輸出模塊20的輸出使能輸入端均輸入電平無效信號時，第一下拉模塊40和第二下拉模塊50根據(jù)mipi電平有效信號處于工作狀態(tài)，lvds信號輸出模塊30根據(jù)其數(shù)據(jù)輸入端輸入的邏輯控制信號向第一下拉模塊40或者第二下拉模塊50輸出電流信號，以使第一信號輸出端和第二信號輸出端的電壓為預(yù)設(shè)電壓值。為了對本發(fā)明進行詳細的描述，先闡述通用接口電路gpio的輸出電路結(jié)構(gòu)，如圖7所示，第一coms信號輸出模塊10和第二coms信號輸出模塊20用于輸出cmos信號，兼容1.2v/1.5v/1.8v/2.5v/3.3v等輸出電壓，以輸出高電平表示邏輯1，輸出低電平表征邏輯0，第一coms信號輸出模塊10的輸出使能輸入端為oe+，數(shù)據(jù)輸入端為d+，第二coms信號輸出模塊20的輸出使能輸入端為oe-，數(shù)據(jù)輸入端為d-，lvds信號輸出模塊30的lvds輸出使能輸入端為lvds_oe，第一coms信號輸出模塊10的輸出使能輸入端oe+端輸入高低電平信號控制第一coms信號輸出模塊10輸出使能，第二coms信號輸出模塊20的輸出使能輸入端為oe-端輸入高低電平控制第二coms信號輸出模塊20輸出使能，例如：當oe+端和oe-端為高電平、lvds_oe端為低電平時，第一coms信號輸出模塊10和第二coms信號輸出模塊20可以進行數(shù)據(jù)輸出，第一coms信號輸出模塊10的輸出端a+輸出其數(shù)據(jù)輸入端d+的值，第二coms信號輸出模塊20的輸出端a-輸出其數(shù)據(jù)輸入端d-的值，此時，lvds信號輸出模塊30輸出為高阻態(tài)，不會影響第一coms信號輸出模塊10和第二coms信號輸出模塊20在信號輸出端a+和a-端輸出信號；當oe+端和oe-端為低電平時，第一coms信號輸出模塊10和第二coms信號輸出模塊20輸出高阻態(tài)。當?shù)谝籧oms信號輸出模塊10和第二coms信號輸出模塊20用于差分cmos邏輯輸出時，此時oe+端和oe-端同時為高電平，使能第一coms信號輸出模塊10和第二coms信號輸出模塊20進行信號輸出，數(shù)據(jù)輸入端d+端和d-端輸入為反相數(shù)據(jù)，信號輸出端a+端和a-端即相應(yīng)輸出反相數(shù)據(jù)，實現(xiàn)差分信號的輸出。對于lvds信號輸出模塊30，lvds(lowvoltagedifferentialsignal，低電壓差分信號)接口電路是一種高速差分接口，其特征為接口所傳輸?shù)臑殡娏餍盘?，該種接口常用來傳輸視頻信號等高速數(shù)據(jù)信號。具體的，如圖8所示，接口103為lvds接口電路的發(fā)送端，其輸出端為差分端口a+和a-；接口203為lvds接口的接收端，其輸入端口為b+和b-。由于lvds發(fā)送接口為電流輸出型接口電路，輸出源電流為i1，尾電流為i2，源電流i1和尾電流i2為恒定電流且電流值相等為il；為了接收發(fā)送端發(fā)送出的電流，在接收端203的輸入端口b+和b-之間連接電阻r1，其阻值為rl。當接口103向接口203輸出lvds邏輯1時，開關(guān)sw11和sw12閉合，開關(guān)sw21和sw22斷開，a+端輸出電流值為il的源電流到b+端，電流流過電阻r1到b-端流回到a-端，通過尾電流i2到地端，這樣在b+端和b-端之間形成電壓值為il×rl的正壓差用于接收lvds邏輯1；當接口103向接口203輸出lvds邏輯0時，開關(guān)sw21和sw22閉合，開關(guān)sw11和sw12斷開，a-端輸出電流值為il的源電流到b-端，電流流過電阻r1從b+端流回到a+端，通過尾電流i2到地端，這樣在b+端和b-端之間形成電壓值為-il×rl的負壓差用于接收lvds邏輯0。lvds信號輸出模塊30在接收到邏輯為1的邏輯控制信號時，a+端流出一個恒定電流il，而a-端流入該恒定電流il；當輸出邏輯0的邏輯控制信號時，a-端流出一個恒定電流il，而a+端流入該恒定電流il，通過lvds_oe端輸入的高低電平控制lvds信號輸出模塊30輸出使能。例如：當lvds_oe端為高電平、oe+端和oe-端為低電平時，lvds信號輸出模塊30輸出lvds信號，當d+端的邏輯控制信號為1時，a+端流出一個恒定電流il，a-端流入該恒定電流il；當d+端的邏輯控制信號為0時，a-端流出一個恒定電流il，a+端流入該恒定電流il，此時，第一coms信號輸出模塊10和第二coms信號輸出模塊20輸出高阻態(tài)，不會影響lvds信號輸出模塊30在a+端和a-端輸出的lvds信號，當lvds_oe為低電平時，lvds信號輸出模塊30輸出高阻態(tài)。需要說明的是，在該gpio電路中，第一coms信號輸出模塊10和第二coms信號輸出模塊20可以分別輸出coms信號或者同時輸出coms信號，此時，lvds信號輸出模塊30為高阻狀態(tài)；當lvds信號輸出模塊30輸出lvds信號時，第一coms信號輸出模塊10和第二coms信號輸出模塊20同時為高阻態(tài)。本發(fā)明實施例將mipi輸出接口功能集成在現(xiàn)有的帶有l(wèi)vds輸出的通用接口電路gpio中，在lvds信號輸出模塊30增加mipi輸出使能輸入端mipi_hs_oe，其中，lvds信號輸出模塊30上設(shè)有l(wèi)vds_oe端口，在lvds信號輸出模塊30的第一信號輸出端和第二信號輸出端分別連接第一下拉模塊40和第二下拉模塊50，第一下拉模塊40和第二下拉模塊50與地連接，增加的mipi_hs_oe端與lvds_oe端口的不同點在于其還同時連接第一下拉模塊40和第二下拉模塊50。當lvds_oe端輸入使能信號時，僅僅會打開lvds信號輸出模塊30進行l(wèi)vds輸出，此時，第一下拉模塊40和第二下拉模塊50不會打開；當mipi_hs_oe端輸入使能信號時，lvds信號輸出模塊30、第一下拉模塊40和第二下拉模塊50會同時打開，即為mipihsmode輸出，因此mipi_hs_oe使能相當于lvds_oe使能的同時打開了第一下拉模塊40和第二下拉模塊50的開關(guān)。對于第一信號輸出端的輸出電壓為預(yù)設(shè)電壓值時，具體的，lvds信號輸出模塊30的mipi信號使能輸入端輸入mipi電平有效信號且第一coms信號輸出模塊10和第二coms信號輸出模塊20的輸出使能輸入端均輸入電平無效信號時，第一下拉模塊40和第二下拉模塊50根據(jù)mipi電平有效信號處于工作狀態(tài)，lvds信號輸出模塊30根據(jù)其數(shù)據(jù)輸入端輸入邏輯為1的邏輯控制信號時，lvds信號輸出模塊30向第一下拉模塊40輸出電流信號，第一下拉模塊40根據(jù)電流信號使第一信號輸出端的電壓為第一預(yù)設(shè)電壓值，第二信號輸出端與地連接。對于第二信號輸出端的輸出電壓為預(yù)設(shè)電壓值時，具體的，lvds信號輸出模塊30的mipi信號使能輸入端輸入mipi電平有效信號且第一coms信號輸出模塊10和第二coms信號輸出模塊20的輸出使能輸入端均輸入電平無效信號時，第一下拉模塊40和第二下拉模塊50根據(jù)mipi電平有效信號處于工作狀態(tài)，lvds信號輸出模塊30根據(jù)其數(shù)據(jù)輸入端輸入邏輯為0的邏輯控制信號時，lvds信號輸出模塊30向第二下拉模塊50輸出電流信號，第二下拉模塊50根據(jù)電流信號使第二信號輸出端的電壓為第二預(yù)設(shè)電壓值，第一信號輸出端與地連接。本發(fā)明實施例不僅可以通過第一信號輸出端和第二信號輸出端實現(xiàn)輸出mipi接口告訴傳輸模式hsmode的輸出，還可以通過第一信號輸出端和第二信號輸出端實現(xiàn)coms信號的輸出具體的，lvds信號輸出模塊30的mipi信號使能輸入端輸入mipi電平無效信號、lvds信號輸出模塊30的lvds輸出使能輸入端輸入電平無效信號且第一coms信號輸出模塊10和第二coms信號輸出模塊20的輸出使能輸入端均輸入電平有效信號且時，第一coms信號輸出模塊10和第二coms信號輸出模塊20輸出coms信號。由于此時mipi信號使能輸入端輸入mipi電平無效信號，lvds信號輸出模塊30處于高阻態(tài)狀態(tài)，第一下拉模塊40和第二下拉模塊50處于關(guān)斷狀態(tài)，通過設(shè)置第一coms信號輸出模塊10和第二coms信號輸出模塊20數(shù)據(jù)輸入信號，可以實現(xiàn)第一coms信號輸出模塊10和第二coms信號輸出模塊20輸出coms信號。進一步的，lvds信號輸出模塊30的mipi信號使能輸入端輸入mipi電平無效信號、lvds信號輸出模塊30的lvds輸出使能輸入端輸入電平有效信號且第一coms信號輸出模塊10和第二coms信號輸出模塊20的輸出使能輸入端均輸入電平無效信號且時，lvds信號輸出模塊30輸出lvds信號。對于lvds信號輸出模塊30，具體的，如圖8所示，lvds信號輸出模塊30包括第一可控開關(guān)sw21、第二可控開關(guān)sw11、第三可控開關(guān)sw12以及第四可控開關(guān)sw22，第一可控開關(guān)sw21的輸入端與第二可控開關(guān)sw11的輸入端共接并構(gòu)成lvds信號輸出模塊30的mipi信號使能輸入端，第一可控開關(guān)sw21的輸出端與第三可控開關(guān)sw12的輸入端共接并構(gòu)成lvds信號輸出模塊30的第二信號輸出端，第二可控開關(guān)sw11的輸出端與第四可控開關(guān)sw22的輸入端共接并構(gòu)成lvds信號輸出模塊30的第一信號輸出端，第三可控開關(guān)sw12的輸出端與第四可控開關(guān)sw22的輸入端共接于地，第一可控開關(guān)sw21、第二可控開關(guān)sw11、第三可控開關(guān)sw12以及第四可控開關(guān)sw22根據(jù)邏輯控制信號處于導(dǎo)通或者關(guān)斷狀態(tài)。其中，mipi輸出使能輸入端與lvds輸出使能輸入端均連接vdd，邏輯控制信號連接第一可控開關(guān)sw21、第二可控開關(guān)sw11、第三可控開關(guān)sw12以及第四可控開關(guān)sw22的控制端。當lvds信號輸出模塊30的數(shù)據(jù)輸入端輸入邏輯為1的邏輯控制信號時，第二可控開關(guān)sw11和第三可控開關(guān)sw12處于導(dǎo)通狀態(tài)，第一可控開關(guān)sw21和第四可控開關(guān)sw22處于關(guān)斷狀態(tài)。當lvds信號輸出模塊30的數(shù)據(jù)輸入端輸入邏輯為0的邏輯控制信號時，第二可控開關(guān)sw11和第三可控開關(guān)sw12處于關(guān)斷狀態(tài)，第一可控開關(guān)sw21和第四可控開關(guān)sw22處于導(dǎo)通狀態(tài)。對于第一下拉模塊40，具體的，如圖9所示，第一下拉模塊40包括第五可控開關(guān)sw101和第一下拉電阻r2，第五可控開關(guān)sw101的輸入端為第一下拉模塊40的信號輸入端，第五可控開關(guān)sw101的控制端為第一下拉模塊40的控制端，第五可控開關(guān)sw101的輸出端連接第一下拉電阻r2的第一端，第一下拉電阻r2的第二端接地。對于第二下拉模塊50，具體的，如圖10所示，第二下拉模塊50包括第六可控開關(guān)sw102和第二下拉電阻r3，第六可控開關(guān)sw102的輸入端為第二下拉模塊50的信號輸入端，第六可控開關(guān)sw102的控制端為第二下拉模塊50的控制端，第六可控開關(guān)sw102的輸出端連接第二下拉電阻r3的第一端，第二下拉電阻r3的第二端接地。如圖9和圖10所示，mipi_hs_oe信號同時控制第五可控開關(guān)sw101和的第六可控開關(guān)sw102通斷，當mipi_hs_oe信號為高電平時，第一下拉模塊40和第二下拉模塊50中的第五可控開關(guān)sw101和第六可控開關(guān)sw102閉合導(dǎo)通，第五可控開關(guān)sw101和第六可控開關(guān)sw102連接電阻r2和電阻r3，其阻值均為rl2；當mipi_hs_oe信號為低電平時，第一下拉模塊40和第二下拉模塊50中的第五可控開關(guān)sw101和第六可控開關(guān)sw102斷開，處于斷路狀態(tài)。如圖6所示，將mipi輸出接口功能集成在現(xiàn)有的帶有l(wèi)vds輸出的通用接口電路gpio的示意圖中，當mipi_hs_oe端信號為高電平、oe+端信號和oe-端信號為低電平時，第一coms信號輸出模塊10和第二coms信號輸出模塊20輸出為高阻態(tài)，lvds信號輸出模塊30輸出lvds信號同時第一下拉模塊40和第二下拉模塊50導(dǎo)通。當d+端信號輸入邏輯為1的邏輯控制信號時，a+端流出恒定電流il經(jīng)第一下拉模塊40內(nèi)的第一下拉電阻r2到地，a+端電壓為il×rl2；a-端流入恒定電流il經(jīng)第二下拉模塊50內(nèi)的第二下拉電阻r3到地，因此a-端電壓會被拉到地即0v，由此，當輸出邏輯為1時，a+端電壓為il×rl2，而a-端電壓為0。當d+端信號輸入邏輯為0的邏輯控制信號時，a-端流出恒定電流il流第二下拉模塊50內(nèi)的第二下拉電阻r3到地，因此a-點電壓為il×rl2；a+端流入恒定電流il流經(jīng)第一下拉模塊40內(nèi)的第一下拉電阻r2到地，因此a+點電壓會被拉到地即0v，由此，當輸出邏輯0時，a-端電壓為il×rl2，而a+端電壓為0。通過設(shè)置il電流值和rl2電阻值，使得il×rl2的電壓值為符合mipi接口高速傳輸模式hsmode要求的邏輯高電壓值(通常情況下該電壓值為300mv～400mv)，即可在mipi_hs_oe端信號為高電平、oe+端信號和oe-端信號為低電平時，輸出端a+端和a-端可以輸出mipi接口高速傳輸模式hsmode要求的信號電平。當mipi_hs_oe端信號為低電平、oe+端信號和oe-端信號為高電平時，lvds信號輸出模塊30輸出高阻態(tài)，第一coms信號輸出模塊10和第二coms信號輸出模塊20輸出cmos信號，設(shè)置第一coms信號輸出模塊10和第二coms信號輸出模塊20的之間的電壓為1.2v，向第一coms信號輸出模塊10輸入d+信號和20模塊輸入d-反向信號，即10和20模塊輸出lvcmos12差分信號，該信號符合mipi接口低功耗傳輸模式lpmode的要求。經(jīng)以上分析，圖6所示的將mipi輸出接口功能集成在現(xiàn)有的帶有l(wèi)vds輸出的通用接口電路gpio中，通過將輸入控制信號使mipi_hs_oe端置高、oe+端和oe-端置低，該電路可以實現(xiàn)mipi接口高速傳輸模式hsmode的輸出；將mipi_hs_oe端置低、oe+端和oe-端置高，該電路可以實現(xiàn)mipi接口低功耗傳輸模式lpmode的輸出，由此，可以在圖6所示的通用接口電路gpio中實現(xiàn)了對mipi接口信號輸出的支持。而當mipi_hs_oe端為低時，通用接口電路gpio仍可以實現(xiàn)cmos信號和lvds信號的輸出。以上內(nèi)容是結(jié)合具體的優(yōu)選實施方式對本發(fā)明所作的進一步詳細說明，不能認定本發(fā)明的具體實施只局限于這些說明。對于本發(fā)明所屬
技術(shù)領(lǐng)域：
的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下做出若干等同替代或明顯變型，而且性能或用途相同，都應(yīng)當視為屬于本發(fā)明由所提交的權(quán)利要求書確定的專利保護范圍。當前第1頁12