本實(shí)用新型涉及一種高速DAC,尤其涉及一種基于JESD204B的高速DAC。

背景技術(shù)：

DAC(Digital to analog converter，數(shù)字-模擬轉(zhuǎn)換器)由數(shù)碼寄存器、模擬電子開關(guān)電路、解碼網(wǎng)絡(luò)、求和電路及基準(zhǔn)電壓幾部分組成。數(shù)字量輸入、存儲于數(shù)碼寄存器中，數(shù)字寄存器輸出的各位數(shù)碼，分別控制對應(yīng)位的模擬電子開關(guān)，使數(shù)碼位為1的在位權(quán)網(wǎng)絡(luò)上產(chǎn)生與其權(quán)值成正比的電流，再由求和電路將各種權(quán)值相加，即得到數(shù)字量對應(yīng)的模擬量。

串行DAC的數(shù)字量通過串行方式輸入，接口簡單，但速度較慢，一般在數(shù)十MHz左右，并行DAC的數(shù)字量通過并行方式輸入，理論上數(shù)據(jù)位越多，速度越快，但數(shù)據(jù)位的增加帶來硬件資源的急劇消耗，并且PCB布局布線難度大幅上升，走線延遲和串?dāng)_也會限制頻率進(jìn)一步提高，所以一般并行DAC數(shù)據(jù)位不超過16位，速度在幾百M(fèi)Hz左右。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的目的在于：針對上述由于串行輸入速度慢以及并行DAC接口復(fù)雜而導(dǎo)致DAC的速度快與接口簡單不能兼具的問題，本實(shí)用新型提供一種基于JESD204B的高速的同時接口簡單的DAC。

本實(shí)用新型采用的技術(shù)方案如下：

一種基于JESD204B的高速DAC,包括時鐘網(wǎng)絡(luò)通道和與時鐘網(wǎng)絡(luò)通道連接的DAC芯片；

時鐘網(wǎng)絡(luò)通道包括依次連接的時鐘信號發(fā)生模塊，鎖相環(huán)模塊，分頻模塊，信號發(fā)射模塊；

時鐘信號發(fā)生模塊發(fā)射時鐘信號；鎖相環(huán)模塊接收并將時鐘發(fā)生模塊發(fā)射時鐘信號進(jìn)行寬帶頻率合成；分頻模塊將鎖相環(huán)模塊合成的寬帶頻率信號分頻到特定值；信號發(fā)射模塊再將接收到的分頻模塊分頻的特定值產(chǎn)生的SYSREF信號和DAC芯片工作所需的特定工作時鐘信號；

DAC芯片接收DAC芯片工作所需的特定工作時鐘信號和SYSREF信號，并將時鐘發(fā)射模塊發(fā)射的特定工作時鐘信號和SYSREF信號轉(zhuǎn)化成模擬信號處理，同時DAC芯片對DAC芯片內(nèi)部NCO產(chǎn)生的波形進(jìn)行濾波處理再進(jìn)行轉(zhuǎn)化成模擬信號。

為了滿足數(shù)據(jù)高速傳輸?shù)男枨?，JEDEC發(fā)布了針對數(shù)據(jù)轉(zhuǎn)換器與邏輯器件之間的高速串行鏈路JESD204標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)的修訂B版于2011年發(fā)布，此版本將串行鏈路數(shù)據(jù)速率提高到了12.5Gbps。

JESD204B協(xié)議多路對齊方式：接收器件和發(fā)送器件檢測到另一器件發(fā)送的SYSREF信號后，在各自內(nèi)部產(chǎn)生同步LMFC信號，發(fā)送器件發(fā)送連續(xù)/K/碼，接收器件接收到連續(xù)4個/K/碼后拉高SYNC信號，發(fā)送器件檢測到SYNC拉高后，將在下一個LMFC時鐘發(fā)送ILA序列，接收器件收到ILA序列后，初始化各lane，然后開始正常的數(shù)據(jù)接收。

SYSREF信號是JESD204B協(xié)議同步所需信號，由信號發(fā)射模塊發(fā)射出SYSREF信號和DAC芯片工作所需的特定工作時鐘信號，SYSREF信號將實(shí)現(xiàn)信號發(fā)射模塊和DAC芯片的同步串行高速傳輸；數(shù)據(jù)可從DAC的相關(guān)接口輸入，也可使用內(nèi)部NCO產(chǎn)生的波形，經(jīng)過濾波器后，通過預(yù)先設(shè)置的編碼格式(歸零編碼、非歸零編碼、混合模式)輸入，然后再將數(shù)字信號轉(zhuǎn)換為模擬信號，完成DAC功能。

具體地，時鐘信號發(fā)生模塊為恒溫晶振；鎖相環(huán)模塊為PLL。

進(jìn)一步地，PLL采用芯片ADF4355。

ADF4355結(jié)合外部環(huán)路濾波器和外部參考頻率使用時，可實(shí)現(xiàn)小數(shù)N分頻或整數(shù)N分頻鎖相環(huán)(PLL)頻率合成器。一系列分頻器可實(shí)現(xiàn)54MHz至4400MHz的工作頻率。

ADF4355具有集成VCO，其基波輸出頻率范圍為3400MHz至6800MHz。此外，VCO頻率可進(jìn)行1、2、4、8、16、32或64分頻，因此用戶可以產(chǎn)生低至54MHz的RF輸出頻率。對于要求隔離的應(yīng)用，RF輸出級可以實(shí)現(xiàn)靜音。靜音功能既可以通過引腳控制，也可以通過軟件控制。ADF4355采用16位數(shù)模轉(zhuǎn)換器(DAC)和直接數(shù)字頻率合成器(DDS)，支持最高達(dá)6GSPS的更新速率。DAC內(nèi)核基于一個四通道開關(guān)結(jié)構(gòu)配合2倍插值濾波器，使DAC的有效更新速率在某些模式下高達(dá)12GSPS。

具體地，分頻模塊采用芯片HMC365S8。

具體地，信號發(fā)射模塊采用芯片AD9508。AD9508產(chǎn)生JESD204B協(xié)議同步需要的SYSREF信號和DAC芯片工作所需的時鐘信號。AD9508提供時鐘扇出能力，針對能使系統(tǒng)性能達(dá)到最佳的低抖動進(jìn)行設(shè)計。能滿足數(shù)據(jù)轉(zhuǎn)換器時鐘等應(yīng)用所需的相位噪聲和低抖動要求，可優(yōu)化這些應(yīng)用的性能。在1.8V CMOS輸出模式下，差分輸出轉(zhuǎn)換為兩個CMOS單端信號。無論電源電壓如何改變，CMOS輸出始終為1.8V邏輯電平。每路輸出都有一個可編程分頻器，可以旁路該分頻器或者設(shè)置最高1024的整數(shù)分頻比。此外，AD9508還支持輸出相位在輸出之間進(jìn)行粗調(diào)。

進(jìn)一步地，DAC芯片采用AD9164。AD9164有一組最高可達(dá)100MHz的SPI通信接口，可對其內(nèi)部資源和功能進(jìn)行配置。在基帶模式下，元件的寬模擬帶寬能力和高動態(tài)范圍相結(jié)合，在最小一個載波至最大1.791 GHz信號帶寬的滿量程頻譜范圍內(nèi)可支持DOCSIS 3.1電纜基礎(chǔ)設(shè)施合規(guī)性。2倍插值濾波器(FIR85)使AD9164能夠針對較低數(shù)據(jù)速率和轉(zhuǎn)換器時鐘進(jìn)行配置，以降低系統(tǒng)總體功耗和濾波要求。在Mix-Mode^TM操作模式中，AD9164可在高達(dá)7.5GHz的二階和三階奈奎斯特區(qū)內(nèi)重構(gòu)RF載波，同時仍保持出色的動態(tài)范圍。輸出電流可以在8mA至38.76mA范圍內(nèi)進(jìn)行編程。AD9164數(shù)據(jù)接口由最多八個JESD204B串行器/解串器(SERDES)通道組成，可對其通道速度和通道數(shù)進(jìn)行編程，從而實(shí)現(xiàn)應(yīng)用靈活性。SPI接口可配置AD9164并監(jiān)控所有寄存器的狀態(tài)。

綜上所述，由于采用了上述技術(shù)方案，本實(shí)用新型的有益效果是：

1.采用高速串行協(xié)議JESD204B，克服了傳統(tǒng)串行DAC速度慢的缺點(diǎn)，也沒有傳統(tǒng)并行DAC數(shù)據(jù)線多，導(dǎo)致布局布線困難的問題，只需要最低1組JESD204B接口就能工作，DAC芯片內(nèi)更有集成的內(nèi)部NCO和濾波器，可以完成插值變頻等功能。

2.ADF4355采用16位數(shù)模轉(zhuǎn)換器(DAC)和直接數(shù)字頻率合成器(DDS)，支持最高達(dá)6GSPS的更新速率。DAC內(nèi)核基于一個四通道開關(guān)結(jié)構(gòu)配合2倍插值濾波器，使DAC的有效更新速率在某些模式下高達(dá)12GSPS。

3.AD9164有一組最高可達(dá)100MHz的SPI通信接口，可對其內(nèi)部資源和功能進(jìn)行配置。同時有集成的內(nèi)部NCO和濾波器，可以完成插值變頻等功能。

4.AD9508產(chǎn)生JESD204B協(xié)議同步需要的SYSREF信號和DAC芯片工作所需的時鐘信號。

附圖說明

圖1是本實(shí)用新型高速DAC的結(jié)構(gòu)圖；

圖2是本實(shí)用新型涉及的JESD204B協(xié)議多路對齊方式多路對齊結(jié)構(gòu)圖；

圖3是本實(shí)用新型高速DAC的硬件結(jié)構(gòu)圖；

圖4是AD9164結(jié)構(gòu)圖；

圖5是AD9508的結(jié)構(gòu)圖；

圖中標(biāo)記：1-時鐘信號發(fā)生模塊；2-鎖相環(huán)模塊；3-分頻模塊；4-信號發(fā)射模塊。

具體實(shí)施方式

本說明書中公開的所有特征，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。

下面結(jié)合圖1、圖2、圖3、圖4、圖5對本發(fā)明作詳細(xì)說明。

一種基于JESD204B的高速DAC,包括時鐘網(wǎng)絡(luò)通道和與時鐘網(wǎng)絡(luò)通道連接的DAC芯片；

時鐘網(wǎng)絡(luò)通道包括依次連接的時鐘信號發(fā)生模塊，鎖相環(huán)模塊，分頻模塊，信號發(fā)射模塊；

時鐘信號發(fā)生模塊發(fā)射時鐘信號；鎖相環(huán)模塊接收并將時鐘發(fā)生模塊發(fā)射時鐘信號進(jìn)行寬帶頻率合成；分頻模塊將鎖相環(huán)模塊合成的寬帶頻率信號分頻到特定值；信號發(fā)射模塊再將接收到的分頻模塊分頻的特定值產(chǎn)生的SYSREF信號和DAC芯片工作所需的特定工作時鐘信號；

DAC芯片接收DAC芯片工作所需的特定工作時鐘信號和SYSREF信號，并將時鐘發(fā)射模塊發(fā)射的特定工作時鐘信號和SYSREF信號轉(zhuǎn)化成模擬信號處理，同時DAC芯片對DAC芯片內(nèi)部NCO產(chǎn)生的波形進(jìn)行濾波處理再進(jìn)行轉(zhuǎn)化成模擬信號。

為了滿足數(shù)據(jù)高速傳輸?shù)男枨?，JEDEC發(fā)布了針對數(shù)據(jù)轉(zhuǎn)換器與邏輯器件之間的高速串行鏈路JESD204標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)的修訂B版于2011年發(fā)布，此版本將串行鏈路數(shù)據(jù)速率提高到了12.5Gbps。

JESD204B協(xié)議多路對齊方式，如附圖2所示：接收器件和發(fā)送器件檢測到另一器件發(fā)送的SYSREF信號后，在各自內(nèi)部產(chǎn)生同步LMFC信號，發(fā)送器件發(fā)送連續(xù)/K/碼，接收器件接收到連續(xù)4個/K/碼后拉高SYNC信號，發(fā)送器件檢測到SYNC拉高后，將在下一個LMFC時鐘發(fā)送ILA序列，接收器件收到ILA序列后，初始化各lane，然后開始正常的數(shù)據(jù)接收。

SYSREF信號是JESD204B協(xié)議同步所需信號，由信號發(fā)射模塊發(fā)射出SYSREF信號和DAC芯片工作所需的特定工作時鐘信號，SYSREF信號將實(shí)現(xiàn)信號發(fā)射模塊和DAC芯片的同步串行高速傳輸；數(shù)據(jù)可從DAC的相關(guān)接口輸入，也可使用內(nèi)部NCO產(chǎn)生的波形，經(jīng)過濾波器后，通過預(yù)先設(shè)置的編碼格式(歸零編碼、非歸零編碼、混合模式)輸入，然后再將數(shù)字信號轉(zhuǎn)換為模擬信號，完成DAC功能。

實(shí)施例1

一種基于JESD204B的高速DAC,包括時鐘網(wǎng)絡(luò)通道和與時鐘網(wǎng)絡(luò)通道連接的DAC芯片；

時鐘網(wǎng)絡(luò)通道包括依次連接的時鐘信號發(fā)生模塊，鎖相環(huán)模塊，分頻模塊，信號發(fā)射模塊；時鐘信號發(fā)生模塊采用恒溫晶振；鎖相環(huán)模塊采用芯片ADF4355；分頻模塊采用芯片HMC365S8；信號發(fā)射模塊采用芯片AD9508；進(jìn)一步地，DAC芯片采用AD9164。

時鐘網(wǎng)絡(luò)通道：

首先，恒溫晶振產(chǎn)生一個100MHz的時鐘，輸入到PLL(鎖相環(huán))芯片ADF4355中，ADF4355輸出6GHz頻率的信號，HMC365S8將ADF4355輸出的6GHz信號4分頻到1.5GHz，1.5GHz信號在輸入到AD9508，最后由AD9508產(chǎn)生JESD204B協(xié)議同步需要的SYSREF信號和AD9164的工作時鐘。接收器件和發(fā)送器件檢測到另一器件發(fā)送的SYSREF信號后，在各自內(nèi)部產(chǎn)生同步LMFC信號，發(fā)送器件發(fā)送連續(xù)/K/碼，接收器件接收到連續(xù)4個/K/碼后拉高SYNC信號，發(fā)送器件檢測到SYNC拉高后，將在下一個LMFC時鐘發(fā)送ILA序列，接收器件收到ILA序列后，初始化各lane，然后開始正常的數(shù)據(jù)接收。AD9164有一組最高可達(dá)100MHz的SPI通信接口，可對其內(nèi)部資源和功能進(jìn)行配置，數(shù)據(jù)可從JESD204B接口輸入，也可使用內(nèi)部NCO產(chǎn)生的波形，經(jīng)過濾波器后，通過預(yù)先設(shè)置的編碼格式(歸零編碼、非歸零編碼、混合模式)輸入DAC核，然后由DAC核將數(shù)字信號轉(zhuǎn)換為模擬信號，完成DAC功能。最高DAC更新速率達(dá)到12GSPS，輸出頻率達(dá)到7.5GHz。