本實(shí)用新型屬于領(lǐng)域，具體涉及一種基于多通道高速ADC的同步采集電路。

背景技術(shù)：

傳統(tǒng)多通道同步數(shù)據(jù)采集電路是采用超外差架構(gòu)，將射頻信號(hào)下變頻到一個(gè)固定的中頻信號(hào)，在通過(guò)低速ADC進(jìn)行數(shù)據(jù)采集。傳統(tǒng)的低速ADC通常采用LVDS接口與后端接收設(shè)備進(jìn)行數(shù)據(jù)通信，這樣就容易出現(xiàn)后端接收設(shè)備暫用太多的IO口，并且PCB走線時(shí)候較為麻煩。數(shù)據(jù)需要同步進(jìn)行采集，就必須保證多個(gè)射頻下變頻通道輸出信號(hào)同步和多片低速ADC進(jìn)行同步采集?，F(xiàn)有技術(shù)中的同步采集電路體育如圖1所示。

同時(shí)，現(xiàn)有技術(shù)存在如下缺陷：

1、現(xiàn)有技術(shù)有射頻下變頻和低速ADC采集兩個(gè)部分組成，而本文描述電路只需要一個(gè)高速ADC采集電路即可實(shí)現(xiàn)，相比之下，現(xiàn)有技術(shù)在體積，功耗和重量都有著明顯劣勢(shì)。

2、隨便同步通道的增加，現(xiàn)有技術(shù)實(shí)現(xiàn)起來(lái)非常困難，或者難以實(shí)現(xiàn)。

3、現(xiàn)有技術(shù)能夠處理的信號(hào)帶寬窄，如需處理大帶寬的信號(hào)，需要多個(gè)模塊并行處理。

4、同步進(jìn)度較差，如需要高精度的同步，需要額外添加校準(zhǔn)通道；

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的目的在于：針對(duì)上述提出的現(xiàn)有技術(shù)中存在的問(wèn)題，本實(shí)用新型提供一種基于多通道高速ADC的同步采集電路。

本實(shí)用新型采用的技術(shù)方案如下：

一種基于多通道高速ADC的同步采集電路，包括ADC數(shù)據(jù)采集模塊、同步時(shí)鐘控制模塊和FPGA模塊；所述ADC數(shù)據(jù)采集模塊與FPGA模塊和同步時(shí)鐘控制模塊連接，將輸入的射頻信號(hào)通過(guò)JESD204B接口輸送到FPGA模塊中；所述同步時(shí)鐘控制模塊為ADC數(shù)據(jù)采集模塊提供時(shí)鐘信號(hào)，并為ADC數(shù)據(jù)采集模塊和FPGA模塊提供Sysref信號(hào)(即參考信號(hào))。

進(jìn)一步的，所述同步時(shí)鐘控制模塊中，單片機(jī)U501的VDD端口和VDD3端口與電容C503一端、電容C504一端和電容C505一端連接，電容C503另一端、電容C504另一端和電容C505另一端接地；單片機(jī)U501的CLKIN端口與電容C501一端連接，單片機(jī)U501的CLKIN_N端口與電容C502一端連接；單片機(jī)U501的PD_N端口與電阻R504一端和電阻R503一端連接，單片機(jī)U502的SCLK端口與電阻R507一端連接，單片機(jī)U501的CP_RSET端口通過(guò)電阻R505接地，單片機(jī)U501的OUT_RSET端口通過(guò)電阻R506接地；單片機(jī)U501的GND端口和PAD端口接地；單片機(jī)U501的SDIO端口與電阻R508一端連接；單片機(jī)U501的SYNC_OUT_N與電阻R509一端和電容C506一端連接，電阻R509另一端接地，電容C506另一端與電阻R511一端和電阻R512一端連接；單片機(jī)U501的SYNC_OUT端口與電阻R510一端和電容C507一端連接，電阻R510另一端接地，電容C507另一端與電阻R513一端和電阻R514一端連接；單片機(jī)U501的OUT7_N端口與電阻R515一端和電容C508一端連接，電阻R515另一端接地；單片機(jī)U501的OUT7端口與電阻R516一端和電容C509一端連接，電阻R516另一端接地；單片機(jī)U501的OUT6_N端口與電阻R517一端和電容C510一端連接，電阻R517另一端接地；單片機(jī)U501的OUT6端口與電阻R518一端和電容C511一端連接，電阻R518另一端接地。

進(jìn)一步的，所述ADC數(shù)據(jù)采集模塊中，單片機(jī)U52A的SYNCINB-端口與電容C1286一端連接，單片機(jī)U52A的SYNCINB+端口與電容C1287一端連接，電容C1286另一端通過(guò)電阻R393與電容C1287另一端連接，單片機(jī)U52A的VMON端口接電源，單片機(jī)U52A的VCM端口與電阻R395一端連接，電阻R395與電容C912一端連接，電容C912另一端接地；單片機(jī)U52A的VM_BYP端口與電容C913一端連接，電容C913另一端接地；單片機(jī)U52A的VP_BYP端口與電容C916一端和電阻R397一端連接，電容C916另一端接地，電阻R397另一端接電源；單片機(jī)U52A的RBIAS_EXT端口與電阻R398一端連接，單片機(jī)U52A的RBIAS_EXT端口與電阻R399一端連接，電阻R398另一端和電阻R399另一端接地；單片機(jī)U52A的RSTB端口與電阻R400一端連接，電阻R400另一端接地；單片機(jī)U52A的PWDN端口與電阻R391一端連接，電阻R391另一端接地，單片機(jī)U52A的I RQ端口與電阻R392一端連接，單片機(jī)U52A的FD端口與電阻R390一端和電阻R394一端連接，電阻R390另一端接地。

進(jìn)一步的，所述同步時(shí)鐘控制模塊和ADC數(shù)據(jù)采集模塊中，所述同步時(shí)鐘控制模塊中電阻R503與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的CSB端口連接，所述同步時(shí)鐘控制模塊中電阻R508與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的SDIO端口連接，所述同步時(shí)鐘控制模塊中電阻R507與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的SCLK端口連接，所述同步時(shí)鐘控制模塊中單片機(jī)U501的RESRT_N端口與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的RSTB端口連接，所述同步時(shí)鐘控制模塊中單片機(jī)U501的OUT0端口——OUT7端口與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的SERDOUT0+端口——SERDOUT7+端口一一對(duì)應(yīng)連接，所述同步時(shí)鐘控制模塊中單片機(jī)U501的OUT0_N端口——OUT7_N端口與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的SERDOUT0-端口——SERDOUT7-端口一一對(duì)應(yīng)連接，所述同步時(shí)鐘控制模塊中電容C501與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的CLK-端口連接，所述同步時(shí)鐘控制模塊中電容C502與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的CLK+端口連接，所述同步時(shí)鐘控制模塊中電阻R394與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的FD_N端口連接，所述同步時(shí)鐘控制模塊中電容C510與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的SYSREF-端口連接，所述同步時(shí)鐘控制模塊中電容C511與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的SYSREF+端口連接，所述同步時(shí)鐘控制模塊中電阻R511與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的SYNCINB-端口連接，所述同步時(shí)鐘控制模塊中電容C514與ADC數(shù)據(jù)采集模塊中單片機(jī)U52A的SYNCINB+端口連接。

綜上所述，由于采用了上述技術(shù)方案，本實(shí)用新型的有益效果是：

1.本同步電路由于無(wú)需射頻電路，簡(jiǎn)化硬件設(shè)計(jì)，解決了傳統(tǒng)設(shè)計(jì)在體積、功耗、尺寸方面的缺陷問(wèn)題；

2.本電路在增加同步通道時(shí)候，只需要增加c l k信號(hào)和sysref的輸出路數(shù)，不需要額外的其他電路進(jìn)行輔助設(shè)計(jì)或者校準(zhǔn)通道。因此，在理論上，同步通道是可以無(wú)限的增加，因而特別適合雷達(dá)信號(hào)處理。

3.由于電路采用高速ADC，目前高速ADC采樣率最高有5GSPS的，瞬時(shí)帶寬可以到2.5G，相對(duì)傳統(tǒng)的同步電路帶寬只有幾十M的情況，有了質(zhì)的飛躍。

附圖說(shuō)明

圖1是現(xiàn)有技術(shù)中的同步采集電路；

圖2是本實(shí)用新型的同步電路原理框圖；

圖3是同步時(shí)鐘控制模塊電路圖；

圖4是高速ADC數(shù)據(jù)采集模塊電路圖。

具體實(shí)施方式

本說(shuō)明書中公開(kāi)的所有特征，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。

下面結(jié)合圖2、圖3、圖4對(duì)本實(shí)用新型作詳細(xì)說(shuō)明。

本實(shí)用新型中高速ADC采用基于JESD204B接口，以下為該接口簡(jiǎn)介：

JESD204B是一種JEDEC標(biāo)準(zhǔn)，用于單一主機(jī)(如FPGA或ASIC等)與一個(gè)或多個(gè)數(shù)據(jù)轉(zhuǎn)換器之間的高速串行鏈路。最新規(guī)格提供每通道或每差分對(duì)最高12.5Gbps的速度。未來(lái)的版本可能提供12.5Gbps及更高的速度。通道采用8B/10B編碼，因而通道的有效帶寬降為理論值的80％。時(shí)鐘嵌入在數(shù)據(jù)流中，因此沒(méi)有額外的時(shí)鐘信號(hào)。多個(gè)通道可以結(jié)合在一起以提高吞吐量，數(shù)據(jù)鏈路層協(xié)議確保數(shù)據(jù)完整性。在FPGA/ASIC中，為實(shí)現(xiàn)數(shù)據(jù)幀傳輸，JESD204需要的資源遠(yuǎn)遠(yuǎn)多于簡(jiǎn)單的LVDS或CMOS。它顯著降低了接線要求，不過(guò)要求使用更昂貴的FPGA，PCB布線也更加復(fù)雜。

隨著IC制造工藝能力的不斷提升，ADC/DAC的采樣率也越來(lái)越高，從開(kāi)始的幾十M，到幾百M(fèi)，在到現(xiàn)在幾個(gè)G。隨便采樣率的不斷提升，采用傳統(tǒng)LVDS總線進(jìn)行接口設(shè)計(jì)無(wú)法滿足芯片設(shè)計(jì)需要，因此JESD204B接口的高速ADC/DAC成為一種趨勢(shì)。

本設(shè)計(jì)主要采用一種基于JESD204B接口的高速ADC芯片實(shí)現(xiàn)多個(gè)通道同步相參采集的硬件設(shè)計(jì)。與傳統(tǒng)方案相比，無(wú)需射頻下變頻電路，同步電路設(shè)計(jì)更加簡(jiǎn)潔靈活，可擴(kuò)展性強(qiáng)。同步電路原理框圖如2所示。

其中，需要保證多片ADC之間的時(shí)鐘走線等長(zhǎng)，并且每片ADC的時(shí)鐘走線可以正確采集sysref信號(hào)即可。同步設(shè)計(jì)的難點(diǎn)，在于時(shí)鐘電路和同步控制信號(hào)的產(chǎn)生。

電路工作原理是：時(shí)鐘電路首先產(chǎn)生時(shí)鐘給兩片ADC提供時(shí)鐘，然后同步控制信號(hào)電路發(fā)送sysref同步信號(hào)給兩片ADC后，兩片高速ADC同時(shí)接收到信號(hào)后，同時(shí)開(kāi)始進(jìn)行采集數(shù)據(jù)。采集后的數(shù)據(jù)經(jīng)過(guò)ADC內(nèi)部進(jìn)行編碼并傳輸給后端接收設(shè)備(FPGA)，由JESD204B協(xié)議保證數(shù)據(jù)到接收設(shè)備是同步的，這樣就實(shí)現(xiàn)了數(shù)據(jù)的同步采集。

時(shí)鐘和sysref信號(hào)產(chǎn)生電路如圖3所示。

高速ADC數(shù)據(jù)采集模塊電路圖如圖4所示。