本實(shí)用新型涉及射頻信號(hào)領(lǐng)域，尤其涉及一種高速信號(hào)發(fā)生器。

背景技術(shù)：

信號(hào)發(fā)生器作為一種信號(hào)源，因其能夠產(chǎn)生不同頻率、不同幅度的規(guī)則或者不規(guī)則的波形，在電子系統(tǒng)的測(cè)量、校驗(yàn)、試驗(yàn)及維護(hù)中得到了廣泛的應(yīng)用。隨著現(xiàn)在電子芯片集成化的發(fā)展，儀器設(shè)備的結(jié)構(gòu)越來(lái)越復(fù)雜，工作頻率越來(lái)越高，對(duì)信號(hào)發(fā)生器的輸出頻率提出了更高的要求。

傳統(tǒng)高速信號(hào)生成方式主要采用直接數(shù)字合成技術(shù)和鎖相環(huán)頻率合成技術(shù)。直接數(shù)字合成技術(shù)具有超高速的頻率轉(zhuǎn)換時(shí)間、極高的頻率分辨率分辨率和較低的相位噪聲，在頻率改變與調(diào)頻時(shí)，DDS能夠保持相位的連續(xù)，因此很容易實(shí)現(xiàn)頻率、相位和幅度調(diào)制。直接數(shù)字頻率合成主要由標(biāo)準(zhǔn)參考頻率源、相位累加器、波形存儲(chǔ)器、數(shù)/模轉(zhuǎn)換器、低通平滑濾波器等構(gòu)成。其中，參考頻率源一般是一個(gè)高穩(wěn)定度的晶體振蕩器，其輸出信號(hào)用于DDS中各部件同步工作。DDS的實(shí)質(zhì)是對(duì)相位進(jìn)行可控等間隔的采樣。鎖相環(huán)頻率合成技術(shù)：鎖相環(huán)頻率合成器主要由高穩(wěn)定度晶體振蕩器、鑒相器PD、環(huán)路濾波器LPF、壓控振蕩器VCO、程序分頻器、CPU頻道選擇控制電路、鎖定輸出控制電路組成，其中fr為參考頻率，fo輸出頻率，具有低相位噪聲和低雜散方面的優(yōu)點(diǎn)。

直接數(shù)字合成技術(shù)局限性，主要表現(xiàn)在：輸出頻帶范圍有限：由于DDS內(nèi)部DAC和波形存儲(chǔ)器(ROM)的工作速度限制，使得DDS輸出的最高頻有限。目前市場(chǎng)上采用CMOS、TTL、ECL工藝制作的DDS工習(xí)片，工作頻率一般在幾十MHz至400MHz左右。采用GaAs工藝的DDS芯片工作頻率可達(dá)2GHz左右；同時(shí)其輸出雜散大：由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。其來(lái)源主要有三個(gè)：相位累加器相位舍位誤差造成的雜散；幅度量化誤差(由存儲(chǔ)器有限字長(zhǎng)引起)造成的雜散和DAC非理想特性造成的雜散。

鎖相環(huán)頻率合成器缺點(diǎn)就是鎖定時(shí)間較長(zhǎng)，所以設(shè)計(jì)具有快速鎖定功能的鎖相環(huán)頻率合成器是當(dāng)今通信領(lǐng)域的一大挑戰(zhàn)。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的目的在于：針對(duì)傳統(tǒng)高速信號(hào)發(fā)生器的輸出頻點(diǎn)低、頻率輸出時(shí)間長(zhǎng)、頻率精度和輸出雜散抑制比較差的情況，提出一種高速信號(hào)發(fā)生器。

本實(shí)用新型采用的技術(shù)方案如下：

一種高速信號(hào)發(fā)生器，其特征在于，包括：上位機(jī)：通過(guò)串口為FPGA模塊設(shè)置輸出頻 率信息；FPGA模塊：依據(jù)輸出頻率信息通過(guò)SPI配置DAC模塊的工作模式，依據(jù)DDS合成算法通過(guò)LVDS接口輸出正弦數(shù)據(jù)到DAC模塊，同時(shí)通過(guò)SPI設(shè)置參考時(shí)鐘模塊的參考時(shí)鐘頻率；DAC模塊：依據(jù)當(dāng)前工作模式和正弦數(shù)據(jù)，輸出頻率對(duì)應(yīng)波形；參考時(shí)鐘模塊：在FPGA模塊控制下為DAC模塊提供參考時(shí)鐘頻率；供電模塊：通過(guò)外部供電為FPGA模塊、DAC模塊、參考時(shí)鐘模塊提供所需供電。

本實(shí)用新型通過(guò)上位機(jī)發(fā)送串口數(shù)據(jù)指令，設(shè)置輸出頻率信息至FPGA，F(xiàn)PGA通過(guò)SPI控制參考時(shí)鐘模塊輸出2.4G的采樣率用做DAC模塊的參考時(shí)鐘，F(xiàn)PGA解析串口數(shù)據(jù)中的頻率信息，當(dāng)接收到的頻率控制碼為DC-1.4G，F(xiàn)PGA通過(guò)SPI配置DAC模塊的工作模式為基帶模式。當(dāng)接收到的頻率控制碼為1.4G-2G，配置DAC的工作模式為混合模式。使用AD9129的混合模式，AD9129可在二階和三階奈奎斯特區(qū)內(nèi)重構(gòu)RF載波。FPGA由內(nèi)部DDS合成算法處理輸出高速變化的正弦數(shù)據(jù)，至DAC模塊的LVDS接口(14位)，輸出頻率對(duì)應(yīng)波形。若高速信號(hào)發(fā)生器收到外部控制器狀態(tài)詢問指令，還可通過(guò)串口反饋系統(tǒng)的各狀態(tài)信息。

進(jìn)一步的，所述DAC模塊采用AD9129，其具有出色的動(dòng)態(tài)性能，功耗低至1.3W。AD9129在2.4GHz采樣率下分別輸出位于第一奈奎斯特區(qū)間的0～1GHz和位于第二奈奎斯特區(qū)間的1.4～2GHz信號(hào)，在2.85GHz采樣速率下輸出1～1.4GHz的模擬信號(hào)，疊加實(shí)現(xiàn)DC～2GHz模擬輸出。

進(jìn)一步的，所述FPGA模塊采用XC7K160T-2FBG484I。該器件具有285個(gè)IOs，有162240個(gè)邏輯單元、600個(gè)乘法器，RAM存儲(chǔ)空間11700Kb。

進(jìn)一步的，所述DAC模塊通過(guò)射頻變壓模塊輸出頻率對(duì)應(yīng)波形。DAC模塊輸出的為雙端信號(hào)，通過(guò)射頻變壓模塊將其轉(zhuǎn)化為單端信號(hào)輸出可以抑制共模失真和噪聲，并且能有很好的電隔離和負(fù)載效率。

進(jìn)一步的，所述射頻變壓模塊包括芯片T1，所述芯片T1使用TC1-33-75G2，芯片T1的引腳1作為信號(hào)正輸入端，其引腳3作為信號(hào)負(fù)輸入端，其引腳1與引腳3之間連接有電阻R101，其引腳1通過(guò)電感L23連接1.8V電源，其引腳3通過(guò)電感L24連接1.8V電源，電感L23上并聯(lián)有電阻R100，電感L24上并聯(lián)有電阻R103；芯片T1的引腳2通過(guò)電阻R99連接到1.8V電源，其引腳4通過(guò)電容C249接地，其引腳5接地，其引腳6作為信號(hào)輸出端。

進(jìn)一步的，所述參考時(shí)鐘模塊包括頻率合成芯片ADF4350，ADF4350上連接有溫補(bǔ)晶振；所述溫補(bǔ)晶振采用WTX-705BE17，其引腳3依次通過(guò)電容C98和電阻R62連接到ADF4350的REFIN端；ADF4350的引腳CPOUT通過(guò)電阻R60與引腳VTUNE連接，引腳CPOUT通過(guò)電容C86接地，電容C85與電阻R61串聯(lián)后與電容C86并聯(lián)；引腳VTUNE通過(guò)電容C87接地。ADF4350 能輸出高達(dá)4.4GHz的參考時(shí)鐘，溫補(bǔ)晶振能進(jìn)一步提高頻率穩(wěn)定性，其引腳CPOUT與引腳VTUNE之間連接有環(huán)路濾波器，可以有效提高抗干擾性能。

進(jìn)一步的，所述供電模塊包括連接外部供電的浪涌抑制器，浪涌抑制器連接有四通道輸出穩(wěn)壓器，四通道輸出穩(wěn)壓器的一路輸出端通過(guò)LDO為DAC模塊供電，其它三路輸出分別為FPGA模塊、參考時(shí)鐘模塊提供所需電壓。使用外部單電源+5V供電，通過(guò)浪涌抑制器進(jìn)行防反接、過(guò)流過(guò)壓保護(hù)，通過(guò)線性四通道輸出穩(wěn)壓器輸出四路直流電源，連接DAC模塊的通路還通過(guò)LDO進(jìn)行低壓差供電。

進(jìn)一步的，所述浪涌抑制器采用LT4356，在故障情況下提供鎖斷工作，用來(lái)抑制高壓浪涌和電流，保護(hù)下游電子組件免受損壞，提供高能效屏障，以限制提供給電氣設(shè)備的電能和熱能。

進(jìn)一步的，所述四通道輸出穩(wěn)壓器采用LTC4644，其每個(gè)通道能夠提供4A連續(xù)輸出電流，僅需大容量的輸入和輸出電容器，結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)。

進(jìn)一步的，所述LDO采用LT1965。該器件靜態(tài)電流處于良好受控狀態(tài)；與采用其他許多穩(wěn)壓器時(shí)不同，它在壓降條件下并不上升。LT1965穩(wěn)壓器具有非常低的輸出噪聲，因而非常適合于高速信號(hào)發(fā)生器應(yīng)用。

綜上所述，由于采用了上述技術(shù)方案，本實(shí)用新型的有益效果是：

1.本高速信號(hào)發(fā)生器在保證頻率精度與輸出雜散抑制比情況下，仍能保持出色動(dòng)態(tài)范圍，提高了輸出頻帶范圍，解決了DDS輸出頻點(diǎn)較低的問題。

2.解決了基于鎖相環(huán)頻率合成器頻率切換時(shí)鎖定時(shí)間較長(zhǎng)的問題，F(xiàn)PGA內(nèi)部的DDS合成算法能輸出高速變化的正弦數(shù)據(jù)，當(dāng)接收到來(lái)自上位機(jī)的頻率變換信息后，在FPGA迅速響應(yīng)輸出變化的正弦數(shù)據(jù)，及時(shí)改變DAC的數(shù)模轉(zhuǎn)換參數(shù)，且DAC信號(hào)建立時(shí)間短暫，因此保證了DAC的頻率輸出時(shí)間。

附圖說(shuō)明

圖1是本實(shí)用新型原理結(jié)構(gòu)圖。

圖2是本實(shí)用新型中射頻變壓模塊電路圖。

圖3是本實(shí)用新型中DAC模塊電路圖。

圖4是本實(shí)用新型中參考時(shí)鐘模塊電路圖。

圖5是本實(shí)用新型中參考時(shí)鐘模塊中輸出匹配模塊電路圖。

圖6是本實(shí)用新型中參考時(shí)鐘模塊中溫補(bǔ)晶振電路圖。

具體實(shí)施方式

本說(shuō)明書中公開的所有特征，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。

下面結(jié)合附圖對(duì)本實(shí)用新型作詳細(xì)說(shuō)明。

如圖1所示，一種高速信號(hào)發(fā)生器，其特征在于，包括：上位機(jī)：通過(guò)串口為FPGA模塊設(shè)置輸出頻率信息；FPGA模塊：依據(jù)輸出頻率信息通過(guò)SPI配置DAC模塊的工作模式，依據(jù)DDS合成算法通過(guò)LVDS接口輸出正弦數(shù)據(jù)到DAC模塊，同時(shí)通過(guò)SPI設(shè)置參考時(shí)鐘模塊的參考時(shí)鐘頻率；DAC模塊：依據(jù)當(dāng)前工作模式和正弦數(shù)據(jù)，輸出頻率對(duì)應(yīng)波形；參考時(shí)鐘模塊：在FPGA模塊控制下為DAC模塊提供參考時(shí)鐘頻率；供電模塊：通過(guò)外部供電為FPGA模塊、DAC模塊、參考時(shí)鐘模塊提供所需供電。所述FPGA模塊采用XC7K160T-2FBG484I。

如圖3所示，所述DAC模塊采用AD9129，其信號(hào)輸出端為AD9129的引腳IOUTN和引腳IOUTP，DAC模塊通過(guò)如圖2所示的射頻變壓模塊輸出頻率對(duì)應(yīng)波形。

如圖2所示，射頻變壓模塊包括芯片T1，所述芯片T1使用TC1-33-75G2，芯片T1的引腳1作為信號(hào)正輸入端，其引腳3作為信號(hào)負(fù)輸入端，其引腳1與引腳3之間連接有電阻R101，其引腳1通過(guò)電感L23連接1.8V電源，其引腳3通過(guò)電感L24連接1.8V電源，電感L23上并聯(lián)有電阻R100，電感L24上并聯(lián)有電阻R103；芯片T1的引腳2通過(guò)電阻R99連接到1.8V電源，其引腳4通過(guò)電容C249接地，其引腳5接地，其引腳6作為信號(hào)輸出端。

如圖4所示，所述參考時(shí)鐘模塊包括頻率合成芯片ADF4350，ADF4350上連接有溫補(bǔ)晶振。所述溫補(bǔ)晶振如圖6所示采用WTX-705BE17，其引腳3依次通過(guò)電容C98和電阻R62連接到ADF4350的REFIN端。如圖4右下角，ADF4350的引腳CPOUT通過(guò)電阻R60與引腳VTUNE連接，引腳CPOUT通過(guò)電容C86接地，電容C85與電阻R61串聯(lián)后與電容C86并聯(lián)；引腳VTUNE通過(guò)電容C87接地。電阻R60、電容C85、電阻R61、電容C86、電容C87構(gòu)成環(huán)路濾波器。

參考時(shí)鐘模塊輸出端通過(guò)如圖5所示的匹配模塊與DAC模塊的時(shí)鐘配置端連接，所述匹配模塊中，電容C81兩端分別與參考時(shí)鐘模塊輸出端RFOUTA-和DAC模塊的CLK_N端，電容C82兩端分別與參考時(shí)鐘模塊輸出端RFOUTA+和DAC模塊的CLK_P端，電容C81的RFOUTA-端通過(guò)電阻R49連接到饋通電容器B11NFM18C233R1C3的引腳3，電阻R49并聯(lián)有電感L18；電容C81的RFOUTA+端通過(guò)電阻R52連接到饋通電容器B10NFM18C233R1C3的引腳3，電阻R52并聯(lián)有電感L19；饋通電容器B11和B10的引腳2均接地，引腳1連接到3.3V的電源。

所述供電模塊包括連接外部供電的浪涌抑制器，浪涌抑制器連接有四通道輸出穩(wěn)壓器，四通道輸出穩(wěn)壓器的一路輸出端通過(guò)LDO為DAC模塊供電，其它三路輸出分別為FPGA模塊、 參考時(shí)鐘模塊提供所需電壓。所述浪涌抑制器采用LT4356。所述四通道輸出穩(wěn)壓器采用LTC4644。所述LDO采用LT1965。