本申請總體上涉及電子設(shè)計自動化，更具體地，本申請涉及用于等離子體誘導損傷避免的基于路徑的層堆疊連接檢查。

背景技術(shù)：

1、在用于制造集成電路的設(shè)計流程中，集成電路的物理設(shè)計可描述特定幾何元素，并且通常稱為布局設(shè)計。通常為多邊形的幾何元素限定了將在各種材料中產(chǎn)生以制造集成電路的形狀。通常，設(shè)計者將選擇表示電路器件部件的幾何元素組，例如觸點、柵極等，且將其放置在設(shè)計區(qū)域中。這些幾何元素組可以是定制設(shè)計的，選自先前創(chuàng)建的設(shè)計庫，或兩者的某種組合。一旦已經(jīng)放置表示電路器件部件的幾何元素組，則隨后根據(jù)預定路線在這些幾何元素之間放置表示連接線的幾何元素。這些線將形成用于互連電子器件的布線。

2、可以以許多不同的格式提供對集成電路的物理設(shè)計的描述。圖形數(shù)據(jù)系統(tǒng)ii(graphic?data?system?ii，gdsii)格式是一種用于傳送和歸檔二維(two-dimensional，2d)圖形電路布局數(shù)據(jù)的流行格式。在其它特征中，它包含結(jié)構(gòu)的層次，各個結(jié)構(gòu)包括布局元素(例如多邊形、路徑或多義線、圓形和文本框)。其它格式包括名為開放存取、milkyway、eddm和開放藝術(shù)品系統(tǒng)交換標準(open?artwork?systeminterchange?standard，oasis)的開源格式。這些各種工業(yè)格式用于定義用于制造集成電路的布局設(shè)計中的幾何信息。一旦完成了設(shè)計，設(shè)計的布局部分就可以由制造工具使用來使用光刻工藝制造電路。

3、存在許多不同的用于制造電路的制造工藝，但大多數(shù)工藝包括一系列步驟，這些步驟在襯底上沉積不同材料的層，將各個層的特定部分暴露于輻射，然后蝕刻掉層的暴露(或未暴露)部分。例如，可以通過以下步驟制造簡單的半導體器件部件。首先，通過化學氣相沉積在硅襯底上生長正型外延層。接著，在外延層上沉積氮化物層。然后，將氮化物層的特定區(qū)域暴露于輻射，并蝕刻掉暴露的區(qū)域，從而在外延層上留下暴露的區(qū)域(即，不再被氮化物層覆蓋的區(qū)域)。然后，使暴露的區(qū)域經(jīng)受擴散或離子注入工藝，從而使得摻雜劑(例如磷)進入暴露的外延層并形成帶電阱。將在襯底上沉積材料層或隨后的材料層、然后將特定圖案暴露于輻射、蝕刻、和摻雜劑或其它擴散材料的該工藝重復多次，從而允許制造電路的不同物理層。

4、在制造集成電路的期間，晶體管可能具有柵極電介質(zhì)，其足夠薄，例如僅幾個分子厚，從而在晶體管柵極接收高于預期的電壓時被損傷。例如，攻擊晶體管(aggressortransistor)可以被設(shè)計為向受害晶體管(victim?transistor)的柵極提供電壓。為了避免在制造期間損傷受害晶體管的柵極電介質(zhì)，代工廠通常將通過以下方式來制造晶體管：制造攻擊晶體管的阱和受害晶體管的阱之間的連接，然后制造從攻擊晶體管到受害晶體管的柵極的連接。

5、許多代工廠生成連接規(guī)則，其可以用于確保具有攻擊晶體管和受害晶體管對的布局設(shè)計將在制造從攻擊晶體管到受害晶體管的柵極的連接之前制造攻擊晶體管的阱和受害晶體管的阱之間的連接。傳統(tǒng)的驗證工具通過分析從襯底直到金屬層的布局設(shè)計的層以逐步的方式應用這些連接規(guī)則。然而，受害晶體管阱和攻擊晶體管阱時常在布局設(shè)計中不直接連接，而是包括例如電流泵、中間阱等的中間電路。受害晶體管阱和攻擊晶體管阱之間的直接連接的這種缺乏將抑制傳統(tǒng)驗證工具并且致使布局設(shè)計的該部分不受連接規(guī)則的檢查。

技術(shù)實現(xiàn)思路

1、本申請公開了一種計算系統(tǒng)，該計算系統(tǒng)實現(xiàn)可靠性驗證工具以識別布局設(shè)計的描述集成電路的部分，該集成電路包括受害晶體管和攻擊晶體管，該受害晶體管具有連接到攻擊晶體管的柵極?？煽啃则炞C工具可以提取用于受害晶體管和攻擊晶體管之間的連接的電阻網(wǎng)絡，并且模擬電阻網(wǎng)絡以確定受害晶體管和攻擊晶體管的阱之間的連接發(fā)生在受害晶體管具有連接到攻擊晶體管的柵極之前。下面將更詳細地描述實施例。

技術(shù)特征：

1.一種方法，包括：

2.根據(jù)權(quán)利要求1所述的方法，其中，模擬所述電阻網(wǎng)絡還包括：

3.根據(jù)權(quán)利要求2所述的方法，還包括：

4.根據(jù)權(quán)利要求1所述的方法，其中，提取用于所述受害晶體管和所述攻擊晶體管之間的連接的所述電阻網(wǎng)絡包括提取耦合到所述受害晶體管的所述阱和所述攻擊晶體管的所述阱的共享中間電路。

5.根據(jù)權(quán)利要求4所述的方法，其中，所述共享中間電路包括電流泵電路或襯底中的不同阱中的至少一者，所述電流泵電路耦合在所述攻擊晶體管的源極區(qū)和所述受害晶體管的源極區(qū)之間，所述襯底中的不同阱被耦合為所述攻擊晶體管的源極區(qū)和所述受害晶體管的源極區(qū)之間的軟連接。

6.根據(jù)權(quán)利要求1所述的方法，還包括由所述計算系統(tǒng)將一個或多個連接規(guī)則應用于在所述模擬期間確定的所述連接，以確定對所述布局設(shè)計的所述部分的制造是否避免了等離子體誘導的損傷。

7.根據(jù)權(quán)利要求1所述的方法，還包括：

8.一種系統(tǒng)，包括：

9.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中，模擬所述電阻網(wǎng)絡還包括：

10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中，模擬所述電阻網(wǎng)絡還包括：

11.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中，提取用于所述受害晶體管和所述攻擊晶體管之間的連接的所述電阻網(wǎng)絡包括提取耦合到所述受害晶體管的所述阱和所述攻擊晶體管的所述阱的共享中間電路。

12.根據(jù)權(quán)利要求11所述的系統(tǒng)，其中，所述共享中間電路包括電流泵電路或襯底中的不同阱中的至少一者，所述電流泵電路耦合在所述攻擊晶體管的源極區(qū)和所述受害晶體管的源極區(qū)之間，所述襯底中的不同阱被耦合為所述攻擊晶體管的源極區(qū)和所述受害晶體管的源極區(qū)之間的軟連接。

13.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中，所述計算系統(tǒng)響應于執(zhí)行所述計算機可執(zhí)行指令還被配置為：

14.一種包括用于存儲指令的至少一個計算機可讀存儲設(shè)備的裝置，所述指令被配置為使得一個或多個處理設(shè)備執(zhí)行操作，所述操作包括：

15.根據(jù)權(quán)利要求14所述的裝置，其中，模擬所述電阻網(wǎng)絡還包括：

16.根據(jù)權(quán)利要求15所述的裝置，其中，模擬所述電阻網(wǎng)絡還包括：

17.根據(jù)權(quán)利要求14所述的裝置，其中，提取用于所述受害晶體管和所述攻擊晶體管之間的連接的所述電阻網(wǎng)絡包括提取耦合到所述受害晶體管的所述阱和所述攻擊晶體管的所述阱的共享中間電路。

18.根據(jù)權(quán)利要求17所述的裝置，其中，所述共享中間電路包括電流泵電路或襯底中的不同阱中的至少一者，所述電流泵電路耦合在所述攻擊晶體管的源極區(qū)和所述受害晶體管的源極區(qū)之間，所述襯底中的不同阱被耦合為所述攻擊晶體管的源極區(qū)和所述受害晶體管的源極區(qū)之間的軟連接。

19.根據(jù)權(quán)利要求14所述的裝置，其中，所述指令還被配置為使得所述一個或多個處理設(shè)備執(zhí)行操作，所述操作包括：將一個或多個連接規(guī)則應用于在所述模擬期間確定的所述連接，以確定對所述布局設(shè)計的所述部分的制造是否避免了等離子體誘導的損傷。

20.根據(jù)權(quán)利要求14所述的裝置，其中，所述指令還被配置為使得所述一個或多個處理設(shè)備執(zhí)行操作，所述操作包括：

技術(shù)總結(jié)
本申請公開了一種計算系統(tǒng)，該計算系統(tǒng)實現(xiàn)可靠性驗證工具以識別布局設(shè)計的描述集成電路的部分，該集成電路包括受害晶體管和攻擊晶體管，該受害晶體管具有連接到攻擊晶體管的柵極?？煽啃则炞C工具可以提取用于受害晶體管和攻擊晶體管之間的連接的電阻網(wǎng)絡，并且模擬電阻網(wǎng)絡以確定受害晶體管和攻擊晶體管的阱之間的連接發(fā)生在受害晶體管的柵極連接到攻擊晶體管之前。

技術(shù)研發(fā)人員：S·斯里尼瓦桑,李宜庭,凌雷,李聰
受保護的技術(shù)使用者：西門子工業(yè)軟件有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/30