實施例總體上涉及處理器。具體而言，本文中所描述的實施例總體上設計用于處理矩陣的處理器和指令。

背景技術(shù)：

1、矩陣典型地被當作數(shù)字到矩陣的行和列中的二維的正方形或矩形陣列或布置。例如，4×4矩陣可具有被布置為4行和4列的16個數(shù)。

2、矩陣可以被用于各種各樣的應用中，并且可以被用于各種各樣不同的目的(例如，圖形處理、信號處理、地震學等)。近來，矩陣被廣泛地用于處理人工智能、機器學習、深度學習、神經(jīng)網(wǎng)絡、通用圖形處理等等的數(shù)據(jù)。

技術(shù)實現(xiàn)思路

技術(shù)特征：

1.一種處理器，包括：

2.如權(quán)利要求1所述的處理器，其中，所述執(zhí)行電路為了生成并存儲所述結(jié)果矩陣而要進行：

3.如權(quán)利要求1所述的處理器，其中，所述第一矩陣的8比特浮點數(shù)據(jù)元素和所述第二矩陣的8比特浮點數(shù)據(jù)元素各自具有4個指數(shù)比特和3個顯式尾數(shù)比特。

4.如權(quán)利要求1所述的處理器，其中，所述第一矩陣的8比特浮點數(shù)據(jù)元素和所述第二矩陣的8比特浮點數(shù)據(jù)元素各自具有5個指數(shù)比特和2個顯式尾數(shù)比特。

5.如權(quán)利要求1所述的處理器，其中，所述第一矩陣的8比特浮點數(shù)據(jù)元素各自具有4個指數(shù)比特和3個顯式尾數(shù)比特，并且其中，所述第二矩陣的8比特浮點數(shù)據(jù)元素各自具有5個指數(shù)比特和2個顯式尾數(shù)比特。

6.如權(quán)利要求1所述的處理器，其中，所述第一矩陣的8比特浮點數(shù)據(jù)元素各自具有5個指數(shù)比特和2個顯式尾數(shù)比特，并且其中，所述第二矩陣的8比特浮點數(shù)據(jù)元素各自具有4個指數(shù)比特和3個顯式尾數(shù)比特。

7.如權(quán)利要求1至6中任一項所述的處理器，進一步包括浮點控制寄存器，所述浮點控制寄存器具有用于指定浮點操作要使用的浮點舍入模式的一個或多個字段，并且其中，所述執(zhí)行電路為了生成所述結(jié)果矩陣而要進行：根據(jù)就近向偶舍入rne舍入模式來執(zhí)行浮點舍入，而不論所述一個或多個字段是否指定所述浮點舍入模式是所述rne舍入模式。

8.如權(quán)利要求1至6中任一項所述的處理器，進一步包括浮點控制寄存器，所述浮點控制寄存器具有用于指定輸入非正規(guī)值是否要被當作零的一個或多個字段，并且其中，所述執(zhí)行電路為了執(zhí)行與所述指令相對應的操作而要進行：不將所述輸入非正規(guī)值當作零，而不論所述一個或多個字段是否指定所述輸入非正規(guī)值要被當作零。

9.如權(quán)利要求1至6中任一項所述的處理器，進一步包括浮點控制寄存器，所述浮點控制寄存器具有用于指定非正規(guī)結(jié)果是否要被置零的一個或多個字段，并且其中，所述執(zhí)行電路為了執(zhí)行與所述指令相對應的操作而要進行：將所述非正規(guī)結(jié)果置零，而不論所述一個或多個字段是否指定所述非正規(guī)結(jié)果要被置零。

10.如權(quán)利要求1至6中任一項所述的處理器，進一步包括浮點控制寄存器，所述浮點控制寄存器具有用于指定浮點異常是否要被報告的一個或多個字段，并且其中，所述執(zhí)行電路為了執(zhí)行與所述指令相對應的操作而要進行：不對所述浮點異常進行報告，而不論所述一個或多個字段是否指定所述浮點異常要被報告。

11.如權(quán)利要求1至6中任一項所述的處理器，進一步包括浮點控制寄存器，并且其中，所述執(zhí)行電路用于在不訪問所述浮點控制寄存器的情況下完成對與所述指令相對應的操作的執(zhí)行。

12.如權(quán)利要求1至6中任一項所述的處理器，其中，所述執(zhí)行電路為了生成所述結(jié)果矩陣而要進行：在使用所述第一矩陣和所述第二矩陣的所述矩陣乘法的所有乘積中的任何乘積與所述第三矩陣的累加之前，生成所述矩陣乘法的所述所有乘積。

13.如權(quán)利要求1至6中任一項所述的處理器，其中，所述指令允許所述存儲位置是第三向量寄存器，但不允許所述存儲位置是在存儲器中。

14.如權(quán)利要求1至6中任一項所述的處理器，其中，所述第一向量寄存器具有用于存儲具有2行乘8列8比特浮點數(shù)據(jù)元素的第四矩陣的第二128比特通道，所述存儲位置具有用于存儲具有8行乘2列8比特浮點數(shù)據(jù)元素的第五矩陣的第二128比特，并且所述第二向量寄存器具有用于存儲具有2行乘2列32比特單精度浮點數(shù)據(jù)元素的第六矩陣的第二128比特通道，并且其中，所述執(zhí)行電路為了執(zhí)行與所述指令相對應的操作而要進一步進行：

15.一種由處理器執(zhí)行的方法，所述方法包括：

16.如權(quán)利要求15所述的方法，其中，所述第一矩陣和所述第二矩陣中的一者的8比特浮點數(shù)據(jù)元素各自具有4個指數(shù)比特和3個顯式尾數(shù)比特，并且其中，所述第一矩陣和所述第二矩陣中的另一者的8比特浮點數(shù)據(jù)元素各自具有5個指數(shù)比特和2個顯式尾數(shù)比特。

17.如權(quán)利要求15所述的方法，其中，生成所述結(jié)果數(shù)據(jù)包括：在使用所述第一矩陣和所述第二矩陣的所述矩陣乘法的所有乘積中的任何乘積與所述第三矩陣的累加之前，生成所述矩陣乘法的所述所有乘積。

18.一種計算機系統(tǒng)，包括：

19.如權(quán)利要求18所述的計算機系統(tǒng)，其中，所述第一矩陣和所述第二矩陣中的一者的8比特浮點數(shù)據(jù)元素各自具有4個指數(shù)比特和3個顯式尾數(shù)比特，并且其中，所述第一矩陣和所述第二矩陣中的另一者的8比特浮點數(shù)據(jù)元素各自具有5個指數(shù)比特和2個顯式尾數(shù)比特。

20.如權(quán)利要求18至19中任一項所述的計算機系統(tǒng)，進一步包括浮點控制寄存器，所述浮點控制寄存器具有用于指定對浮點操作的輸入中的非正規(guī)值是否要被當作零的一個或多個字段，并且其中，所述執(zhí)行電路為了執(zhí)行與所述指令相對應的操作而要進行：不將對浮點操作的輸入中的非正規(guī)值當作零，而不論所述一個或多個字段是否指定對浮點操作的輸入中的非正規(guī)值要被當作零。

21.一種處理器，包括：

22.一種處理器，包括：

23.一種處理器，包括用于執(zhí)行如權(quán)利要求15至17中任一項所述的方法的裝置。

24.一種機器可讀介質(zhì)，包括機器可讀指令，所述機器可讀指令在被執(zhí)行時，使機器執(zhí)行如權(quán)利要求15至17中任一項所述的方法。

25.一種計算機程序產(chǎn)品，包括指令，所述指令在由處理器執(zhí)行時，使所述處理器執(zhí)行如權(quán)利要求15至17中任一項所述的方法。

技術(shù)總結(jié)
公開了向量緊縮矩陣乘法和累加處理器、方法、系統(tǒng)和指令。解碼器電路對指令解碼，該指令指示：第一向量寄存器，具有存儲具有2行乘K列數(shù)據(jù)元素的第一矩陣的128比特通道，數(shù)據(jù)元素具有一比特數(shù)；存儲位置，具有存儲具有K行乘2列數(shù)據(jù)元素的第二矩陣的128比特，這些數(shù)據(jù)元素具有該比特數(shù)；以及第二向量寄存器，具有存儲具有2行乘2列數(shù)據(jù)元素的第三矩陣的128比特通道，這些數(shù)據(jù)元素具有一更大的比特數(shù)。執(zhí)行電路執(zhí)行指令的操作，包括生成結(jié)果矩陣并將其存儲在第二向量寄存器的128比特通道中，結(jié)果矩陣具有2行乘2列結(jié)果數(shù)據(jù)元素，結(jié)果數(shù)據(jù)元素具有該更大的比特數(shù)。結(jié)果矩陣表示第三矩陣與從使用第一和第二矩陣的矩陣乘法生成的乘積矩陣的累加。

技術(shù)研發(fā)人員：A·海內(nèi)克,W·S·王,S·魯濱遜,R·薩德,A·格雷德斯廷,S·盧巴諾維奇,M·艾斯皮格,D·鮑姆,E·吉奧加納斯,D·卡拉姆卡
受保護的技術(shù)使用者：英特爾公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/2