本公開涉及計算系統(tǒng)和使用該計算系統(tǒng)的集成電路設計系統(tǒng)。

背景技術：

1、為了半導體芯片技術的發(fā)展，已經(jīng)開發(fā)了精細工藝。另外，集成電路(ic)的金屬層之間的寬度已經(jīng)不斷減小，以提高集成電路的集成度并減小芯片的尺寸。特別地，可在電信號實際被路由到的金屬層之間添加虛設圖案，以防止在化學機械拋光(cmp)工藝期間發(fā)生的凹陷(dishing)。在這種情況下，寄生電容可在金屬層與虛設圖案之間增大，從而導致集成電路的性能損失。

技術實現(xiàn)思路

1、本公開的一個目的是提供使用可靠性被提高的計算系統(tǒng)的集成電路設計系統(tǒng)。

2、本公開的另一目的是提供可靠性被提高的計算系統(tǒng)。

3、本公開的目的不限于上面提到的目的，并且本公開的在此未提到的附加目的將由本領域技術人員從本公開的以下描述清楚地理解。

4、根據(jù)本公開的一個方面，提供了一種使用計算系統(tǒng)的集成電路設計系統(tǒng)，所述集成電路設計系統(tǒng)包括：存儲器，被配置為存儲指令；以及處理器，被配置為執(zhí)行所述指令以使所述集成電路設計系統(tǒng)設計集成電路，其中，集成電路包括基底、在基底的至少一部分中和在基底上的前端制程(feol)、以及形成在feol上的后端制程(beol)，并且其中，當處理器執(zhí)行所述指令以使所述集成電路設計系統(tǒng)設計集成電路時，處理器被配置為：選擇包括在beol中并且設置在距基底的第一層級處的第一金屬層；生成設置在第一層級處并且圍繞第一金屬層的第一阻擋層；生成設置在距基底比第一層級高的層級處的至少一個第一上阻擋層；并且生成設置在距基底比第一層級低的層級處的至少一個第一下阻擋層。

5、根據(jù)本公開的一個方面，提供了一種使用計算系統(tǒng)的集成電路設計系統(tǒng)，所述集成電路設計系統(tǒng)包括：存儲器，被配置為存儲指令；以及處理器，被配置為執(zhí)行所述指令以使所述集成電路設計系統(tǒng)設計集成電路，其中，集成電路包括基底、在基底的至少一部分中和在基底上的前端制程(feol)、形成在feol上的后端制程(beol)、以及形成在beol中的無源元件，其中，無源元件包括第一金屬層和第二金屬層；第一金屬層包括在beol中，并且設置在距基底的第一層級處；第二金屬層包括在beol中，設置在距基底比第一層級高的第二層級處，并且通過過孔連接到第一金屬層，并且其中，當處理器執(zhí)行所述指令以使所述集成電路設計系統(tǒng)設計集成電路時，處理器被配置為：選擇第一金屬層；生成設置在第一層級處的圍繞第一金屬層的第一阻擋層；生成設置在第二層級處的圍繞第二金屬層的第二阻擋層；生成設置在距基底比第二層級高的層級處的至少一個上阻擋層；并且生成設置在距基底比第一層級低的層級處的至少一個下阻擋層。

6、根據(jù)本公開的一個方面，提供了一種計算系統(tǒng)，所述計算系統(tǒng)包括：存儲器，被配置為存儲指令；以及處理器，被配置為執(zhí)行所述指令以使所述計算系統(tǒng)設計集成電路，其中，集成電路包括基底、形成在基底的至少一部分中和在基底上的前端制程(feol)、以及形成在feol上的后端制程(beol)，其中，當處理器執(zhí)行所述指令以使所述計算系統(tǒng)設計集成電路時，處理器被配置為：選擇包括在beol中并且設置在距基底的第一層級處的第一金屬層；生成設置在第一層級處并且圍繞第一金屬層的第一阻擋層；生成設置在距基底比第一層級高的層級處的至少一個第一上阻擋層；生成設置在距基底比第一層級低的層級處的至少一個第一下阻擋層；選擇無源元件，無源元件包括第二金屬層和第三金屬層，第二金屬層包括在beol中，設置在距基底的第一層級處，并且不與第一金屬層重疊，第三金屬層包括在beol中，設置在距基底比第一層級高的第二層級處，并且通過過孔連接到第二金屬層；生成設置在第一層級處并且圍繞第二金屬層的第二阻擋層；生成設置在第二層級處并且圍繞第三金屬層的第三阻擋層；生成設置在距基底比第二層級高的層級處的至少一個第二上阻擋層；并且生成設置在距基底比第一層級低的層級處的至少一個第二下阻擋層。

7、根據(jù)本公開的一個方面，提供了一種設計集成電路的方法，集成電路包括基底、在基底的至少一部分中和在基底上的前端制程(feol)、以及形成在feol上的后端制程(beol)，所述方法包括：選擇包括在beol中并且設置在距基底的第一層級處的第一金屬層；生成設置在第一層級處的圍繞第一金屬層的第一阻擋層；生成設置在距基底比第一層級高的層級處的至少一個第一上阻擋層；并且生成設置在距基底比第一層級低的層級處的至少一個第一下阻擋層。

8、根據(jù)本公開的一個方面，提供了一種設計集成電路的方法，集成電路包括基底、在基底的至少一部分中和在基底上的前端制程(feol)、形成在feol上的后端制程(beol)、以及形成在beol中的無源元件，所述方法包括：選擇第一金屬層，第一金屬層包括在beol中并且設置在距基底的第一層級處；生成設置在第一層級處并且圍繞第一金屬層的第一阻擋層；生成設置在第二層級處并且圍繞第二金屬層的第二阻擋層，第二金屬層包括在beol中，設置在距基底比第一層級高的第二層級處，并且通過過孔連接到第一金屬層；生成設置在距基底比第二層級高的層級處的至少一個上阻擋層；并且生成設置在距基底比第一層級低的層級處的至少一個下阻擋層。

9、根據(jù)本公開的一個方面，提供了一種設計集成電路的方法，集成電路包括基底、形成在基底的至少一部分中和在基底上的前端制程(feol)、以及形成在feol上的后端制程(beol)，所述方法包括：選擇包括在beol中并且設置在距基底的第一層級處的第一金屬層；生成設置在第一層級處的圍繞第一金屬層的第一阻擋層；生成設置在距基底比第一層級高的層級處的至少一個第一上阻擋層；生成設置在距基底比第一層級低的層級處的至少一個第一下阻擋層；選擇無源元件，無源元件包括第二金屬層和第三金屬層，第二金屬層包括在beol中，設置在距基底的第一層級處，并且不與第一金屬層重疊，第三金屬層包括在beol中，設置在距基底比第一層級高的第二層級處，并且通過過孔連接到第二金屬層；生成設置在第一層級處的圍繞第二金屬層的第二阻擋層；生成設置在第二層級處的圍繞第三金屬層的第三阻擋層；生成設置在距基底比第二層級高的層級處的至少一個第二上阻擋層；并且生成設置在距基底比第一層級低的層級處的至少一個第二下阻擋層。

技術特征：

1.一種使用計算系統(tǒng)的集成電路設計系統(tǒng)，所述集成電路設計系統(tǒng)包括：

2.根據(jù)權利要求1所述的集成電路設計系統(tǒng)，其中，當處理器生成第一上阻擋層時，處理器被配置為：

3.根據(jù)權利要求2所述的集成電路設計系統(tǒng)，其中，當處理器執(zhí)行所述指令以設計集成電路時，處理器還被配置為：

4.根據(jù)權利要求2所述的集成電路設計系統(tǒng)，其中，當處理器生成第一下阻擋層時，處理器被配置為：

5.根據(jù)權利要求4所述的集成電路設計系統(tǒng)，其中，當處理器生成第一下阻擋層時，處理器還被配置為：

6.根據(jù)權利要求5所述的集成電路設計系統(tǒng)，當處理器執(zhí)行所述指令以設計集成電路時，處理器還被配置為：

7.根據(jù)權利要求1所述的集成電路設計系統(tǒng)，其中，集成電路包括無源元件，并且

8.根據(jù)權利要求7所述的集成電路設計系統(tǒng)，其中，當處理器執(zhí)行所述指令以設計集成電路時，處理器還被配置為：

9.根據(jù)權利要求8所述的集成電路設計系統(tǒng)，其中，當處理器執(zhí)行所述指令以設計集成電路時，處理器還被配置為：

10.根據(jù)權利要求9所述的集成電路設計系統(tǒng)，

11.根據(jù)權利要求10所述的集成電路設計系統(tǒng)，其中，當處理器生成第二上阻擋層時，處理器被配置為：

12.根據(jù)權利要求11所述的集成電路設計系統(tǒng)，其中，當處理器生成第二下阻擋層時，處理器被配置為：

13.一種使用計算系統(tǒng)的集成電路設計系統(tǒng)，所述集成電路設計系統(tǒng)包括：

14.根據(jù)權利要求13所述的集成電路設計系統(tǒng)，其中，當處理器生成上阻擋層時，處理器被配置為：

15.根據(jù)權利要求14所述的集成電路設計系統(tǒng)，其中，當處理器執(zhí)行所述指令以設計集成電路時，處理器還被配置為：

16.根據(jù)權利要求15所述的集成電路設計系統(tǒng)，其中，第一虛設圖案在平面圖中與第一金屬層和第二金屬層的至少一部分重疊。

17.根據(jù)權利要求13所述的集成電路設計系統(tǒng)，其中，當處理器生成下阻擋層時，處理器被配置為：

18.根據(jù)權利要求17所述的集成電路設計系統(tǒng)，其中，當處理器生成下阻擋層時，處理器還被配置為：

19.一種計算系統(tǒng)，包括：

20.根據(jù)權利要求19所述的計算系統(tǒng)，其中，當所述指令由處理器執(zhí)行時，處理器還被配置為：

技術總結(jié)
提供了計算系統(tǒng)和使用計算系統(tǒng)的集成電路設計系統(tǒng)。所述使用計算系統(tǒng)的集成電路設計系統(tǒng)包括：處理器；以及存儲器，被配置為存儲指令，所述指令允許處理器執(zhí)行設計集成電路的方法，集成電路包括基底、在基底的至少一部分中和在基底上的前端制程(FEOL)、以及形成在FEOL上的后端制程(BEOL)，并且設計集成電路的方法包括：選擇包括在BEOL中并且設置在距基底的第一層級處的第一金屬層；生成設置在第一層級處的圍繞第一金屬層的第一阻擋層；生成設置在距基底比第一層級高的層級處的至少一個第一上阻擋層；并且生成設置在距基底比第一層級低的層級處的至少一個第一下阻擋層。

技術研發(fā)人員：鄭然日,金漢京,李承權
受保護的技術使用者：三星電子株式會社
技術研發(fā)日：
技術公布日：2024/12/23