本發(fā)明涉及集成電路，特別是涉及一種總線電路、芯片及控制方法。

背景技術(shù)：

1、隨著集成電路的發(fā)展，芯片內(nèi)的功能集成度逐漸提升，芯片的規(guī)模越來越大?？偩€是芯片內(nèi)各功能部件之間傳遞數(shù)據(jù)的主要通信干線。例如，總線是芯片內(nèi)處理器、內(nèi)存、輸入/輸出設(shè)備等部件傳遞數(shù)據(jù)的公用通道。總線一般采用同步電路的方式實(shí)現(xiàn)?？偩€的各接入端、輸出端、中繼端均在相同的時(shí)鐘信號下進(jìn)行數(shù)據(jù)的發(fā)送/接收。

2、然而，隨著對總線傳輸頻率要求的提升以及總線傳輸距離的增加，較長距離的總線往往難以維持較高的總線傳輸頻率。總線的接入端和輸出端之間需要通過增加流水級的方式對總線進(jìn)行分段，以保證每段總線可以滿足總線傳輸頻率要求。但因增加流水級引入的鎖存器，會(huì)為總線引入額外的延遲。例如，鎖存器的器件傳輸延遲、時(shí)鐘信號對鎖存器的控制偏差引入的延遲等。

3、并且，為了保障總線傳輸性能，總線也需要被緩沖器拆分為多個(gè)總線段。即總線上每間隔一段距離插入一個(gè)緩沖器，以利用緩沖器調(diào)整總線傳輸?shù)男盘柕男阅?。因而，總線的延遲還來自于因緩沖器引入的器件傳輸延遲。此外，總線的延遲還包括互連線延遲。緩沖器之間的互連線間會(huì)存在寄生電阻、寄生電容。寄生電阻、寄生電容會(huì)為互連線上傳播的信號帶來傳輸時(shí)延。特別是，隨著集成電路制造工藝的提升，集成電路的尺寸逐漸減少，導(dǎo)致互連線的物理尺寸以及互連線間的物理距離減少，互連線間的耦合效應(yīng)增大，因耦合產(chǎn)生的寄生電容增大，加劇互連線間的串?dāng)_情況，導(dǎo)致互連線延遲增加。當(dāng)然，總線的延遲還有來自于總線制造工藝偏差等其他因素帶來的延遲。

4、這樣，由于總線延遲的成因復(fù)雜，因此，在芯片設(shè)計(jì)階段利用靜態(tài)時(shí)序分析對總線延遲進(jìn)行預(yù)測，需要引入各延遲成因下的保守量，導(dǎo)致預(yù)測準(zhǔn)確性降低，進(jìn)而提升了根據(jù)預(yù)測延遲進(jìn)行數(shù)據(jù)傳輸?shù)腻e(cuò)誤概率。

技術(shù)實(shí)現(xiàn)思路

1、鑒于上述問題，提出了本發(fā)明實(shí)施例以便提供一種克服上述問題或者至少部分地解決上述問題的一種總線電路、芯片及控制方法，以解決目前的總線延遲預(yù)測的準(zhǔn)確性較低的問題。

2、為了解決上述問題，本發(fā)明實(shí)施例公開了一種總線電路，所述總線電路包括：數(shù)據(jù)發(fā)送單元、數(shù)據(jù)接收單元、接收端控制單元；

3、所述數(shù)據(jù)發(fā)送單元與所述數(shù)據(jù)接收單元連接，所述數(shù)據(jù)發(fā)送單元用于在第一時(shí)鐘信號的第一采樣沿將測試數(shù)據(jù)向所述數(shù)據(jù)接收單元傳輸；

4、所述數(shù)據(jù)接收單元還與所述接收端控制單元連接，所述數(shù)據(jù)接收單元用于在第二時(shí)鐘信號的第二采樣沿采樣所述數(shù)據(jù)發(fā)送單元傳輸?shù)臄?shù)據(jù)，向所述接收端控制單元傳輸接收的數(shù)據(jù)，所述第一時(shí)鐘信號與所述第二時(shí)鐘信號為同步時(shí)鐘信號，所述第二采樣沿與所述第一采樣沿之間存在間隔時(shí)長；

5、所述接收端控制單元用于在從所述數(shù)據(jù)接收單元接收到的數(shù)據(jù)與所述測試數(shù)據(jù)相同的情況下，縮短所述第二采樣沿與所述第一采樣沿的間隔時(shí)長，控制所述數(shù)據(jù)發(fā)送單元再次在所述第一時(shí)鐘信號的第一采樣沿將測試數(shù)據(jù)向所述數(shù)據(jù)接收單元傳輸；

6、所述接收端控制單元還用于在從所述數(shù)據(jù)接收單元接收到的數(shù)據(jù)與所述測試數(shù)據(jù)不同情況下，確定目標(biāo)采樣時(shí)長，所述目標(biāo)采樣時(shí)長用于供所述數(shù)據(jù)接收單元相較于所述數(shù)據(jù)發(fā)送單元的數(shù)據(jù)采樣起始時(shí)刻至少延遲所述目標(biāo)采樣時(shí)長，采樣所述數(shù)據(jù)發(fā)送單元傳輸?shù)臄?shù)據(jù)，所述目標(biāo)采樣時(shí)長為所述數(shù)據(jù)接收單元采樣到的數(shù)據(jù)與所述測試數(shù)據(jù)相同的情況下，所述第二采樣沿和所述第一采樣沿的最短間隔時(shí)長。

7、本發(fā)明實(shí)施例還公開了一種芯片，所述芯片包括：上述任一所述的總線電路。

8、本發(fā)明實(shí)施例還公開了一種總線電路的控制方法，應(yīng)用于上述任一所述的總線電路，或者，上述任一所述的芯片，所述方法包括：

9、通過所述數(shù)據(jù)發(fā)送單元在所述第一時(shí)鐘信號的第一采樣沿將所述測試數(shù)據(jù)向所述數(shù)據(jù)接收單元傳輸；

10、通過所述數(shù)據(jù)接收單元在所述第二時(shí)鐘信號的第二采樣沿采樣所述數(shù)據(jù)發(fā)送單元傳輸?shù)臄?shù)據(jù)，向所述接收端控制單元傳輸接收的數(shù)據(jù)

11、通過接收端控制單元在從所述數(shù)據(jù)接收單元接收到的數(shù)據(jù)與所述測試數(shù)據(jù)相同的情況下，縮短所述第二采樣沿與所述第一采樣沿的間隔時(shí)長，控制所述數(shù)據(jù)發(fā)送單元再次在所述第一時(shí)鐘信號的第一采樣沿將測試數(shù)據(jù)向所述數(shù)據(jù)接收單元傳輸；

12、通過所述接收端控制單元在從所述數(shù)據(jù)接收單元接收到的數(shù)據(jù)與所述測試數(shù)據(jù)不同情況下，確定目標(biāo)采樣時(shí)長，所述目標(biāo)采樣時(shí)長用于供所述數(shù)據(jù)接收單元相較于所述數(shù)據(jù)發(fā)送單元的數(shù)據(jù)采樣起始時(shí)刻至少延遲所述目標(biāo)采樣時(shí)長，采樣所述數(shù)據(jù)發(fā)送單元傳輸?shù)臄?shù)據(jù)，所述目標(biāo)采樣時(shí)長為所述數(shù)據(jù)接收單元采樣到的數(shù)據(jù)與所述測試數(shù)據(jù)相同的情況下，所述第二采樣沿和所述第一采樣沿的最短間隔時(shí)長。

13、本發(fā)明實(shí)施例包括以下優(yōu)點(diǎn)：

14、在本發(fā)明實(shí)施例中，總線電路包括：數(shù)據(jù)發(fā)送單元、數(shù)據(jù)接收單元、接收端控制單元。其中，數(shù)據(jù)發(fā)送單元用于在第一時(shí)鐘信號的第一采樣沿將測試數(shù)據(jù)向數(shù)據(jù)接收單元傳輸。數(shù)據(jù)接收單元用于在第二時(shí)鐘信號的第二采樣沿采樣數(shù)據(jù)發(fā)送單元傳輸?shù)臄?shù)據(jù)，向接收端控制單元傳輸接收的數(shù)據(jù)。接收端控制單元用于在從數(shù)據(jù)接收單元接收到的數(shù)據(jù)與測試數(shù)據(jù)相同的情況下，縮短第二采樣沿與第一采樣沿的間隔時(shí)長，控制數(shù)據(jù)發(fā)送單元再次在第一時(shí)鐘信號的第一采樣沿將測試數(shù)據(jù)向數(shù)據(jù)接收單元傳輸；以及還用于在從數(shù)據(jù)接收單元接收到的數(shù)據(jù)與測試數(shù)據(jù)不同情況下，確定目標(biāo)采樣時(shí)長，以使得數(shù)據(jù)接收單元相較于數(shù)據(jù)發(fā)送單元的數(shù)據(jù)采樣起始時(shí)刻至少延遲目標(biāo)采樣時(shí)長，采樣數(shù)據(jù)發(fā)送單元傳輸?shù)臄?shù)據(jù)。該目標(biāo)采樣時(shí)長為數(shù)據(jù)接收單元采樣到的數(shù)據(jù)與測試數(shù)據(jù)相同的情況下，第二采樣沿和第一采樣沿的最短間隔時(shí)長。

15、該技術(shù)方案中，通過調(diào)節(jié)數(shù)據(jù)發(fā)送單元和數(shù)據(jù)接收單元之間的相對采樣時(shí)長(即第二采樣沿和第一采樣沿的間隔時(shí)長)，并比較數(shù)據(jù)接收單元采樣到的數(shù)據(jù)與數(shù)據(jù)發(fā)送單元發(fā)送的測試數(shù)據(jù)是否相同，以根據(jù)比較結(jié)果確定數(shù)據(jù)接收單元可以無誤采樣到測試數(shù)據(jù)的最短時(shí)長(即目標(biāo)采樣時(shí)長)，實(shí)現(xiàn)對連接數(shù)據(jù)發(fā)送單元和數(shù)據(jù)接收單元的總線的自適應(yīng)延遲檢測。相較于相關(guān)技術(shù)中在芯片設(shè)計(jì)階段的總線延遲預(yù)測方案，本申請技術(shù)方案對實(shí)際使用過程中的總線電路直接進(jìn)行總線延遲檢測，可以在一定程度上保障檢測到的總線延遲的準(zhǔn)確性，進(jìn)而提升總線上數(shù)據(jù)傳輸?shù)姆€(wěn)定性。

技術(shù)特征：

1.一種總線電路，其特征在于，所述總線電路包括：數(shù)據(jù)發(fā)送單元、數(shù)據(jù)接收單元、接收端控制單元；

2.根據(jù)權(quán)利要求1所述的總線電路，其特征在于，

3.根據(jù)權(quán)利要求2所述的總線電路，其特征在于，所述第二指示數(shù)據(jù)指示所述第二采樣沿在所述第二時(shí)鐘信號中的次序；所述數(shù)據(jù)接收單元包括：數(shù)據(jù)接收模塊和第一計(jì)數(shù)模塊；

4.根據(jù)權(quán)利要求2或3所述的總線電路，其特征在于，

5.根據(jù)權(quán)利要求4所述的總線電路，其特征在于，所述第一指示數(shù)據(jù)指示所述第一采樣沿在所述第一時(shí)鐘信號中的次序；所述數(shù)據(jù)發(fā)送單元包括：數(shù)據(jù)發(fā)送模塊和第二計(jì)數(shù)模塊；

6.根據(jù)權(quán)利要求1所述的總線電路，其特征在于，所述總線電路還包括：總控制單元和發(fā)送端控制單元；

7.根據(jù)權(quán)利要求6所述的總線電路，其特征在于，

8.根據(jù)權(quán)利要求1所述的總線電路，其特征在于，所述總線電路包括：多個(gè)總線，每個(gè)所述總線與一個(gè)所述數(shù)據(jù)接收單元和一個(gè)所述數(shù)據(jù)發(fā)送單元對應(yīng)連接，所述接收端控制單元與每個(gè)所述總線的數(shù)據(jù)接收單元連接；

9.根據(jù)權(quán)利要求1所述的總線電路，其特征在于，所述數(shù)據(jù)接收單元的數(shù)量為n個(gè)，n個(gè)所述數(shù)據(jù)接收單元與所述數(shù)據(jù)發(fā)送單元串行連接，所述接收端控制單元與每個(gè)所述數(shù)據(jù)接收單元連接，所述n為大于2的正整數(shù)；

10.一種芯片，其特征在于，所述芯片包括：權(quán)利要求1至9任一所述的總線電路。

11.一種總線電路的控制方法，其特征在于，應(yīng)用于權(quán)利要求1至9任一所述的總線電路，或者，權(quán)利要求10所述的芯片，所述方法包括：

技術(shù)總結(jié)
本發(fā)明實(shí)施例提供了一種總線電路、芯片及控制方法，涉及集成電路技術(shù)領(lǐng)域。總線電路中數(shù)據(jù)發(fā)送單元用于在第一時(shí)鐘信號的第一采樣沿將測試數(shù)據(jù)向數(shù)據(jù)接收單元傳輸。數(shù)據(jù)接收單元用于在第二時(shí)鐘信號的第二采樣沿采樣數(shù)據(jù)發(fā)送單元傳輸?shù)臄?shù)據(jù)，向接收端控制單元傳輸接收的數(shù)據(jù)。接收端控制單元用于在從數(shù)據(jù)接收單元接收到的數(shù)據(jù)與測試數(shù)據(jù)相同的情況下，縮短第二采樣沿與第一采樣沿的間隔時(shí)長，控制數(shù)據(jù)發(fā)送單元再次在第一時(shí)鐘信號的第一采樣沿將測試數(shù)據(jù)向數(shù)據(jù)接收單元傳輸；接收端控制單元還用于在從數(shù)據(jù)接收單元接收到的數(shù)據(jù)與測試數(shù)據(jù)不同情況下，確定目標(biāo)采樣時(shí)長。本申請?zhí)嵘丝偩€上數(shù)據(jù)傳輸?shù)姆€(wěn)定性。

技術(shù)研發(fā)人員：肖斌
受保護(hù)的技術(shù)使用者：龍芯中科技術(shù)股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/23