本公開涉及計(jì)算機(jī)，具體涉及基礎(chǔ)硬件的研發(fā)、以及芯片的設(shè)計(jì)與研發(fā)等，尤其涉及一種多功能芯片與電子設(shè)備。

背景技術(shù)：

1、中央處理器(central?processing?unit；cpu)的輸入輸出(input?output；io)集線器(hub)芯片是cpu中的一個(gè)非常重要的芯片。

2、io?hub芯片是cpu芯片里集成雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(double?data?ratesynchronous?dynamic?random?access?memory；ddr?sdram)、快速外圍組件互聯(lián)(peripheral?component?interconnect?express；pcie)、以及計(jì)算快速互聯(lián)(computeexpress?link；cxl)等功能的芯片(die)，通過(guò)芯片到芯片(die?to?die)接口與計(jì)算芯片(die)相連。其中，ddr?sdram簡(jiǎn)稱ddr。pcie是一種高速串行計(jì)算機(jī)擴(kuò)展總線標(biāo)準(zhǔn)。cxl是一種全新的互聯(lián)技術(shù)標(biāo)準(zhǔn)，旨在提供高速、高效的處理器、內(nèi)存擴(kuò)展和加速器之間的互連。iohub芯片中還能夠?qū)崿F(xiàn)緩存(cache)一致性協(xié)議。

技術(shù)實(shí)現(xiàn)思路

1、本公開提供了一種多功能芯片與電子設(shè)備。

2、根據(jù)本公開的一方面，提供了一種多功能芯片，其中，所述多功能芯片采用中央處理器的輸入輸出集線器芯片實(shí)現(xiàn)，所述中央處理器的輸入輸出集線器芯片包括一致性緩存控制邏輯單元和對(duì)應(yīng)的緩存、雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器控制器以及互聯(lián)總線；所述一致性緩存控制邏輯單元與對(duì)應(yīng)的所述緩存連接，所述一致性緩存控制邏輯單元和所述雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器控制器，分別與所述互聯(lián)總線連接；所述一致性緩存控制邏輯單元，用于在內(nèi)存數(shù)據(jù)狀態(tài)信息表中記錄負(fù)責(zé)管理的內(nèi)存地址的數(shù)據(jù)的緩存的情況以及緩存的狀態(tài)；

3、所述多功能芯片上還設(shè)置有計(jì)算快速互聯(lián)設(shè)備控制器，與所述互聯(lián)總線連接；所述計(jì)算快速互聯(lián)設(shè)備控制器、所述一致性緩存控制邏輯單元以及對(duì)應(yīng)的所述緩存、和所述雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器控制器共同實(shí)現(xiàn)計(jì)算快速互聯(lián)控制器芯片的功能。

4、根據(jù)本公開的另一方面，提供了一種電子設(shè)備，其中，所述電子設(shè)備包括如上所述的方面的所述多功能芯片；若所述多功能芯片作為中央處理器的輸入輸出集線器芯片使用時(shí)，關(guān)閉計(jì)算快速互聯(lián)控制器芯片的功能；

5、若所述多功能芯片作為快速互聯(lián)控制器芯片使用時(shí)，關(guān)閉中央處理器的輸入輸出集線器芯片的功能。

6、根據(jù)本公開的技術(shù)，能夠有效地提高cxl控制器芯片的研發(fā)效率。

7、應(yīng)當(dāng)理解，本部分所描述的內(nèi)容并非旨在標(biāo)識(shí)本公開的實(shí)施例的關(guān)鍵或重要特征，也不用于限制本公開的范圍。本公開的其它特征將通過(guò)以下的說(shuō)明書而變得容易理解。

技術(shù)特征：

1.一種多功能芯片，其中，所述多功能芯片采用中央處理器的輸入輸出集線器芯片實(shí)現(xiàn)，所述中央處理器的輸入輸出集線器芯片包括一致性緩存控制邏輯單元和對(duì)應(yīng)的緩存、雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器控制器以及互聯(lián)總線；所述一致性緩存控制邏輯單元與對(duì)應(yīng)的所述緩存連接，所述一致性緩存控制邏輯單元和所述雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器控制器，分別與所述互聯(lián)總線連接；所述一致性緩存控制邏輯單元，用于在內(nèi)存數(shù)據(jù)狀態(tài)信息表中記錄負(fù)責(zé)管理的內(nèi)存地址的數(shù)據(jù)的緩存的情況以及緩存的狀態(tài)；

2.根據(jù)權(quán)利要求1所述的多功能芯片，其中，所述多功能芯片上還設(shè)置有計(jì)算快速互聯(lián)芯片的系統(tǒng)管理邏輯單元，用于實(shí)現(xiàn)計(jì)算快速互聯(lián)控制器芯片的管理，包括計(jì)算快速互聯(lián)控制器芯片的啟動(dòng)流程以及計(jì)算快速互聯(lián)控制器芯片的初始化配置的管理；所述計(jì)算快速互聯(lián)芯片的系統(tǒng)管理邏輯單元與所述互聯(lián)總線連接。

3.根據(jù)權(quán)利要求1所述的多功能芯片，其中，所述計(jì)算快速互聯(lián)設(shè)備控制器，用于接收外部的計(jì)算快速互聯(lián)主控設(shè)備發(fā)送的內(nèi)存讀請(qǐng)求，所述內(nèi)存讀請(qǐng)求中攜帶內(nèi)存地址；

4.根據(jù)權(quán)利要求3所述的多功能芯片，其中，所述一致性緩存控制邏輯單元，用于基于記錄的內(nèi)存數(shù)據(jù)狀態(tài)信息表、以及對(duì)應(yīng)的所述緩存中存儲(chǔ)的數(shù)據(jù)，確定需要從所述緩存中獲取所述內(nèi)存地址的數(shù)據(jù)時(shí)，從所述緩存中獲取所述內(nèi)存地址的數(shù)據(jù)；并通過(guò)所述互聯(lián)總線、所述計(jì)算快速互聯(lián)設(shè)備控制器傳輸給所述計(jì)算快速互聯(lián)主控設(shè)備。

5.根據(jù)權(quán)利要求3所述的多功能芯片，其中，所述一致性緩存控制邏輯單元，用于基于記錄的內(nèi)存數(shù)據(jù)狀態(tài)信息表，確定所述內(nèi)存地址的數(shù)據(jù)存儲(chǔ)在其他計(jì)算快速互聯(lián)主控設(shè)備對(duì)應(yīng)的緩存中時(shí)，通過(guò)所述互聯(lián)總線、所述其他計(jì)算快速互聯(lián)主控設(shè)備對(duì)應(yīng)的其他計(jì)算快速互聯(lián)設(shè)備控制器，向所述其他計(jì)算快速互聯(lián)設(shè)備控制器發(fā)送攜帶所述內(nèi)存地址的偵聽指令，以從所述其他計(jì)算快速互聯(lián)設(shè)備控制器對(duì)應(yīng)的緩存中獲取所述內(nèi)存地址的數(shù)據(jù)；并通過(guò)所述互聯(lián)總線、所述計(jì)算快速互聯(lián)設(shè)備控制器傳輸給所述計(jì)算快速互聯(lián)主控設(shè)備。

6.根據(jù)權(quán)利要求3所述的多功能芯片，其中，所述一致性緩存控制邏輯單元，用于基于記錄的內(nèi)存數(shù)據(jù)狀態(tài)信息表、以及對(duì)應(yīng)的所述緩存中存儲(chǔ)的數(shù)據(jù)，確定需要從雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器獲取所述內(nèi)存地址的數(shù)據(jù)時(shí)，通過(guò)所述互聯(lián)總線，向?qū)?yīng)的雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器控制器發(fā)送所述內(nèi)存讀請(qǐng)求，以供對(duì)應(yīng)的所述雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器控制器從所述雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器中獲取所述內(nèi)存地址的數(shù)據(jù)，并返回至所述一致性緩存控制邏輯單元；再通過(guò)所述互聯(lián)總線、所述計(jì)算快速互聯(lián)設(shè)備控制器傳輸給所述計(jì)算快速互聯(lián)主控設(shè)備。

7.根據(jù)權(quán)利要求1-6任一所述的多功能芯片，其中，所述中央處理器的輸入輸出集線器芯片中還包括：芯片到芯片的控制邏輯單元、計(jì)算快速互聯(lián)主控制器、多路互聯(lián)控制器、中央處理器的芯片系統(tǒng)管理邏輯單元、以及快速外圍組件互連主控制器；所述芯片到芯片的控制邏輯單元、所述計(jì)算快速互聯(lián)主控制器、所述多路互聯(lián)控制器、所述中央處理器的芯片系統(tǒng)管理邏輯單元、以及所述快速外圍組件互連主控制器均分別與所述互聯(lián)總線連接。

8.根據(jù)權(quán)利要求7所述的多功能芯片，其中，所述多功能芯片作為計(jì)算快速互聯(lián)控制器芯片使用時(shí)，所述芯片到芯片的控制邏輯單元、所述計(jì)算快速互聯(lián)主控制器、所述多路互聯(lián)控制器、所述中央處理器的芯片系統(tǒng)管理邏輯單元、以及所述快速外圍組件互連主控制器關(guān)閉。

9.根據(jù)權(quán)利要求7所述的多功能芯片，其中，所述計(jì)算快速互聯(lián)設(shè)備控制器、所述多路互聯(lián)控制器、所述計(jì)算快速互聯(lián)主控制器、以及所述快速外圍組件互連主控制器共用物理層。

10.根據(jù)權(quán)利要求7所述的多功能芯片，其中，所述多路互聯(lián)控制器包括：

11.根據(jù)權(quán)利要求10所述的多功能芯片，其中，所述計(jì)算快速互聯(lián)主控制器，包括：

12.根據(jù)權(quán)利要求10所述的多功能芯片，其中，所述計(jì)算快速互聯(lián)設(shè)備控制器，包括：

13.一種電子設(shè)備，其中，所述電子設(shè)備包括上述權(quán)利要求1-12任一所述的所述多功能芯片；若所述多功能芯片作為中央處理器的輸入輸出集線器芯片使用時(shí)，關(guān)閉計(jì)算快速互聯(lián)控制器芯片的功能；

技術(shù)總結(jié)
本公開提供了一種多功能芯片與電子設(shè)備，涉及基礎(chǔ)硬件的研發(fā)、以及芯片的設(shè)計(jì)與研發(fā)等技術(shù)領(lǐng)域。具體實(shí)現(xiàn)方案為：多功能芯片采用CPU的IO?Hub芯片實(shí)現(xiàn)，CPU的IO?Hub芯片包括一致性緩存控制邏輯單元和對(duì)應(yīng)的緩存、DDR控制器以及互聯(lián)總線；一致性緩存控制邏輯單元和DDR控制器，分別與互聯(lián)總線連接；一致性緩存控制邏輯單元，用于在內(nèi)存數(shù)據(jù)狀態(tài)信息表中記錄負(fù)責(zé)管理的內(nèi)存地址的數(shù)據(jù)的緩存的情況以及緩存的狀態(tài)；多功能芯片上還設(shè)置有CXL設(shè)備控制器，與互聯(lián)總線連接；CXL設(shè)備控制器與一致性緩存控制邏輯單元以及對(duì)應(yīng)的緩存、和DDR控制器共同實(shí)現(xiàn)CXL控制器芯片的功能。本公開的技術(shù)，能夠有效地提高CXL控制器芯片的研發(fā)效率。

技術(shù)研發(fā)人員：遲志剛
受保護(hù)的技術(shù)使用者：北京百度網(wǎng)訊科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/6