本發(fā)明涉及集成電路，尤其涉及一種集成電路及其金屬層eco方法。

背景技術(shù)：

1、隨著集成工藝的進(jìn)步，薄膜晶體管和金屬布線的尺寸不斷縮小，芯片的規(guī)模和集成度顯著提高，這使得芯片制造過程中工藝的可靠性和可控性逐漸降低。所以，在芯片設(shè)計(jì)過程中，通過改進(jìn)設(shè)計(jì)來提升制造可靠性的策略已成為不可忽視的重要環(huán)節(jié)。同時(shí)，隨著集成度的提升，芯片流片的費(fèi)用和成本迅速增加，成本也成為了在芯片設(shè)計(jì)的過程中越來越重要的一個(gè)考量因素。

2、在數(shù)字ic后端設(shè)計(jì)實(shí)現(xiàn)中，經(jīng)常會(huì)涉及到芯片需要做function?eco。常見的function?eco可以分為pre-mask?eco和post-mask?eco兩種。pre-mask?eco，全稱為pre-mask?engineering?change?order，即從freeze到tape?out之間的eco，是指在集成電路(ic)設(shè)計(jì)流程中，在制造光刻掩模之前的工程變更指令。這一階段的eco具有高度的靈活性，允許設(shè)計(jì)團(tuán)隊(duì)對(duì)設(shè)計(jì)的各個(gè)方面進(jìn)行較為廣泛的修改，而不受掩模制作完成后修改難度和成本激增的限制。post-mask?eco，全稱為post-mask?engineering?change?order，即tape?out之后的eco，是在集成電路(ic)設(shè)計(jì)的后期階段，光刻掩模已經(jīng)制作完成，但尚未進(jìn)行最終的金屬層連線加工時(shí)所進(jìn)行的工程變更指令。這一階段的eco由于受到物理實(shí)現(xiàn)的限制，只能進(jìn)行相對(duì)有限且不涉及基礎(chǔ)層更改的修改。兩者的區(qū)別在于，pre-mask?eco的晶體管和布線層都還沒有開始做出mask，此時(shí)可以往netlist里面添加cell。而post-maskeco的晶體管層已經(jīng)開始進(jìn)行加工了，但是布線層還沒有加工，還能修改，可以利用預(yù)先留好的冗余邏輯單元(spare?cell或eco?cell)做的邏輯修改，改變各種已有cell的連線關(guān)系，如果后期發(fā)現(xiàn)timing存在問題(或者想修改function)，可以利用附近的spare?cell或eco?cell搭配上層金屬連線來修改電路結(jié)構(gòu)。但此階段不能添加新的cell，有一定局限。

3、spare?cell就是備用的cell，即冗余邏輯單元，需要在pre-place階段(或rtl階段就例化進(jìn)去)提前插入(前端給的網(wǎng)表里就有)。當(dāng)有一些設(shè)計(jì)缺陷需要做post?mask?eco時(shí)(tape?out后)，通過使用spare?cell來修改邏輯單元，不需要修改base?layer，修改metallayer來實(shí)現(xiàn)修改邏輯關(guān)系。為了確保做function?eco時(shí)有足夠多邏輯功能cell可用，我們一般建議使用若干種能夠搭建出大部分邏輯功能的cell。一般會(huì)包含基本的standardcell，比如dff，nand，and，xor，inv等。spare?cell在不使用的情況下，沒有任何邏輯功能，類似于filler，它的輸入和輸出pin都沒有接任何邏輯。因此，一般來說，spare?cell的輸入pin需要通過tie?cell連接到vdd或者vss，輸出pin懸空即可。當(dāng)需要修改邏輯時(shí)，斷開輸入pin的連接，然后重新進(jìn)行eco。

4、metal?eco(金屬層工程變更指令)是post-mask?eco(后掩模工程變更指令)的一個(gè)具體類型，專注于在集成電路(ic)設(shè)計(jì)流程的后期，當(dāng)光刻掩模已經(jīng)制作完畢后，metaleco不能改動(dòng)base層的內(nèi)容(阱、有源區(qū)、場區(qū)等)，只能對(duì)金屬互連層進(jìn)行的修改。這一階段的修改極為關(guān)鍵，因?yàn)樗枰诓桓淖兊讓泳w管結(jié)構(gòu)的前提下，通過調(diào)整或重做金屬連線來修復(fù)時(shí)序問題、糾正設(shè)計(jì)錯(cuò)誤或滿足新的設(shè)計(jì)要求。

5、隨著摩爾定律的發(fā)展，集成電路的工藝越來越先進(jìn)，但對(duì)集成電路設(shè)計(jì)者而言，流片的成本卻越來越高。所以當(dāng)芯片流片以后，為了節(jié)約成本，metal層的eco就顯得尤為重要。metal?eco相比重新制作掩模的全量修改成本要低得多，但依然需要投入大量的工程時(shí)間和資源。因此，其成本效益在于能夠在不顯著推遲項(xiàng)目進(jìn)度和增加成本的前提下，快速響應(yīng)設(shè)計(jì)上的緊急需求。正確的決策和高效的實(shí)施流程對(duì)于成功執(zhí)行metal?eco至關(guān)重要。

6、一般來說，在28nm工藝條件下，修改cont、me1、vi1的價(jià)格為每層15萬美元，而修改me2、vi2、me3、me4的價(jià)格為每層5萬美元。一般來說，由于me5以上會(huì)存在縱橫交錯(cuò)的電源網(wǎng)絡(luò)，因此邏輯的走線會(huì)大量集中在me5以下的金屬層，即ic設(shè)計(jì)公司在metal?eco階段會(huì)改動(dòng)cont、me1、vi1、me2、vi2、me3，me4，這樣的方法做一次metal?eco的成本為50萬美元，成本較高。如果可以控制在metal?eco階段只會(huì)改動(dòng)me2、me3共兩層金屬層和vi2這一層通孔層，即使用相對(duì)較為便宜的層來實(shí)現(xiàn)metal?eco階段需要完成的修改，僅需15萬美元，大大降低了metal?eco帶來的成本。

7、故，針對(duì)現(xiàn)有技術(shù)的缺陷，實(shí)有必要提出一種技術(shù)方案以解決現(xiàn)有技術(shù)存在的技術(shù)問題。

技術(shù)實(shí)現(xiàn)思路

1、有鑒于此，確有必要提供一種集成電路及其金屬層eco方法，通過設(shè)置冗余邏輯單元陣列并將每個(gè)冗余邏輯單元陣列的各個(gè)冗余邏輯單元依次在邏輯上兩兩相互連接，從而只需根據(jù)需求修改固定金屬層me2、me3和通孔層v2，大大降低了metal?eco階段所需的周期和成本，有助于提高芯片設(shè)計(jì)工作效率，減少無效工作。

2、為了解決現(xiàn)有技術(shù)存在的技術(shù)問題，本發(fā)明的技術(shù)方案如下：

3、一種集成電路金屬層eco方法，在集成電路中設(shè)置冗余邏輯單元以用于金屬層eco，包括如下步驟：

4、步驟s1：在芯片布局階段，在布局區(qū)域按一定間距設(shè)置冗余邏輯單元陣列，其中，冗余邏輯單元陣列包括多個(gè)不同類型的冗余邏輯單元；

5、步驟s2：將每個(gè)冗余邏輯單元陣列的各個(gè)冗余邏輯單元依次在邏輯上兩兩相互連接；

6、步驟s3：在布線階段，將所述冗余邏輯單元的輸入端和輸出端相連的走線浮到me2層和me3層；

7、步驟s4：在金屬層eco階段，若需要用到某一個(gè)冗余邏輯單元，僅需修改該冗余邏輯單元輸入端和輸出端相連的me2層和/或me3層的金屬走線。

8、作為進(jìn)一步的改進(jìn)方案，步驟s2中，冗余邏輯單元的部分輸入端通過鉗位單元接“1”或者“0”。

9、作為進(jìn)一步的改進(jìn)方案，冗余邏輯單元陣列至少設(shè)置and、xor、nand、dff、mux、or、inv這7種類型的冗余邏輯單元。

10、作為進(jìn)一步的改進(jìn)方案，在金屬層eco階段僅需修改me2層和/或me3層的金屬走線。

11、作為進(jìn)一步的改進(jìn)方案，步驟s4，在金屬層eco階段采用自動(dòng)方式修改me2層和/或me3層的金屬走線，其中，通過工具完成邏輯和物理上的修改，達(dá)到metal?eco的要求。

12、作為進(jìn)一步的改進(jìn)方案，采用自動(dòng)方式修改me2層和/或me3層的金屬走線，包括如下步驟：

13、工具讀入eco腳本，并完成邏輯修改；

14、修復(fù)因net名稱改變而造成的short的drc違例問題；

15、固化me2層、me3層以外的金屬層和vi2以外的通孔層，以保證這些被固化的層不會(huì)在重新繞線時(shí)被改動(dòng)；

16、為在eco腳本中被修改的net設(shè)置繞線規(guī)則，規(guī)定其只能在me2層和me3層中進(jìn)行繞線；

17、利用工具對(duì)被修改的net進(jìn)行eco繞線，以根據(jù)邏輯更改的要求更改net的物理連接。

18、作為進(jìn)一步的改進(jìn)方案，修復(fù)因net名稱改變而造成的short的drc違例問題包括如下步驟：

19、先找出所有屬于short的drc違例中屬于me1層的short，得到me1層有short的drc違例的區(qū)域；再分別得到區(qū)域中出現(xiàn)違例的pin的owner1和與其相連的me1層的shape以及vi1層的via的owner2；最后把發(fā)生違例的shape和via的owner2改成與pin的owner1相同。

20、本發(fā)明還公開了一種集成電路，該集成電路采用上述的集成電路金屬層eco方法設(shè)計(jì)得到，至少設(shè)置多個(gè)冗余邏輯單元陣列，其中，冗余邏輯單元陣列包括多個(gè)不同類型的冗余邏輯單元，所述冗余邏輯單元陣列中各個(gè)冗余邏輯單元依次在邏輯上兩兩相互連接，以使在布線階段所述冗余邏輯單元的輸入端和輸出端相連的走線能夠浮到me2層和me3層。

21、作為進(jìn)一步的改進(jìn)方案，在金屬層eco階段，若需要用到某一個(gè)冗余邏輯單元，僅需修改該冗余邏輯單元輸入端和輸出端相連的me2層和/或me3層的金屬走線。

22、作為進(jìn)一步的改進(jìn)方案，冗余邏輯單元陣列至少設(shè)置and、xor、nand、dff、mux、or、inv7種類型的冗余邏輯單元。

23、與現(xiàn)有技術(shù)相比較，通過設(shè)置冗余邏輯單元陣列并將每個(gè)冗余邏輯單元陣列的各個(gè)冗余邏輯單元依次在邏輯上兩兩相互連接，從而只需根據(jù)需求修改固定金屬層me2、me3和通孔層v2，大大降低了metal?eco階段所需的周期和成本，有助于提高芯片設(shè)計(jì)工作效率，減少無效工作；同時(shí)，本發(fā)明采用自動(dòng)化的方法，讓工具完成邏輯和物理上的修改，達(dá)到metal?eco的要求，并保證cont層、me1、vi1沒有被改動(dòng)，從而控制成本。