本發(fā)明涉及數(shù)據(jù)通信，特別涉及一種循環(huán)冗余校驗(yàn)電路、方法及介質(zhì)。

背景技術(shù)：

1、循環(huán)冗余校驗(yàn)是數(shù)據(jù)通信領(lǐng)域中常用的差錯(cuò)校驗(yàn)方式，用于檢測(cè)數(shù)據(jù)傳輸過程中是否出現(xiàn)數(shù)據(jù)損壞或者誤碼。在關(guān)鍵接口的數(shù)據(jù)傳輸中需要保證數(shù)據(jù)或者指令的正確發(fā)送，以低速串口為例，在原協(xié)議中并沒有差錯(cuò)校驗(yàn)的設(shè)計(jì)，導(dǎo)致無法使用多個(gè)串口幀進(jìn)行數(shù)據(jù)發(fā)生。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明旨在至少解決現(xiàn)有技術(shù)中存在的技術(shù)問題之一。為此，本發(fā)明提出一種循環(huán)冗余校驗(yàn)電路、方法及介質(zhì)，能夠?qū)崿F(xiàn)避免數(shù)據(jù)接收過程中數(shù)據(jù)和循環(huán)冗余校驗(yàn)碼相同導(dǎo)致循環(huán)冗余校驗(yàn)過程意外中斷。

2、第一方面，本發(fā)明實(shí)施例提供了一種循環(huán)冗余校驗(yàn)電路，包括：

3、觸發(fā)控制模塊，用于接收uart數(shù)據(jù)，對(duì)所述uart數(shù)據(jù)進(jìn)行預(yù)處理，得到預(yù)處理數(shù)據(jù)；

4、校驗(yàn)碼生成模塊，與所述觸發(fā)控制模塊電連接，用于生成與所述預(yù)處理數(shù)據(jù)對(duì)應(yīng)的校驗(yàn)碼；

5、校驗(yàn)?zāi)K，分別與所述觸發(fā)控制模塊和所述校驗(yàn)碼生成模塊電連接，用于對(duì)所述校驗(yàn)碼進(jìn)行校驗(yàn)計(jì)算，所述校驗(yàn)?zāi)K設(shè)置有緩存單元和比較邏輯單元，所述緩存單元的輸入端與所述校驗(yàn)碼生成模塊電連接，所述緩存單元的第一輸出端與觸發(fā)控制模塊電連接，所述緩存單元的第二輸出端與所述比較邏輯單元電連接，所述緩存單元用于根據(jù)所述校驗(yàn)碼生成模塊輸出寄存器返回值至所述觸發(fā)控制模塊，所述比較邏輯單元的第一輸入端與所述緩存單元的第二輸出端相連接，所述比較邏輯單元的第二輸入端與所述觸發(fā)控制模塊相連接

6、在本發(fā)明的一些實(shí)施例中，所述觸發(fā)控制模塊包括：

7、時(shí)鐘輸入單元，所述時(shí)鐘輸入單元根據(jù)預(yù)設(shè)的波特率預(yù)設(shè)值接收時(shí)鐘分頻和串行數(shù)據(jù)；

8、第一數(shù)據(jù)處理電路，與所述時(shí)鐘輸入單元電連接，用于接對(duì)所述串行數(shù)據(jù)進(jìn)行并行處理；

9、反轉(zhuǎn)電路，與所述數(shù)據(jù)處理電路電連接，用于將并行處理后的所述串行數(shù)據(jù)進(jìn)行大小端反轉(zhuǎn)；

10、第一異或邏輯電路，與所述反轉(zhuǎn)電路電連接，用于根據(jù)寄存器值對(duì)所述串行數(shù)據(jù)進(jìn)行異或運(yùn)算，得到預(yù)處理數(shù)據(jù)。

11、在本發(fā)明的一些實(shí)施例中，所述校驗(yàn)碼生成模塊設(shè)置有多個(gè)順次連接的校驗(yàn)碼生成單元，所述校驗(yàn)碼生成單元包括移位邏輯電路、第二異或邏輯電路和第二數(shù)據(jù)處理電路，所述移位邏輯電路的輸入端與所述觸發(fā)控制模塊電連接，所述移位邏輯電路的第一輸出端和第二輸出端均與所述第二數(shù)據(jù)處理電路相連接，所述移位邏輯電路的第三輸出端與所述第二異或邏輯電路的輸入端相連接，所述第二異或邏輯電路的輸出端與所述第二數(shù)據(jù)處理電路相連接，當(dāng)所述校驗(yàn)碼生成單元為多個(gè)所述校驗(yàn)碼生成單元中的首位時(shí)，所述移位邏輯電路用于接收所述預(yù)處理數(shù)據(jù)，所述第二數(shù)據(jù)處理電路用于生成有效標(biāo)志，根據(jù)所述生成標(biāo)志確定所述預(yù)處理數(shù)據(jù)的最高位，形成循環(huán)數(shù)據(jù)，當(dāng)所述校驗(yàn)碼生成單元為中間所述校驗(yàn)碼生成單元時(shí)，所述移位邏輯電路用于接收所述循環(huán)數(shù)據(jù)，當(dāng)所述校驗(yàn)碼生成單元為末尾所述校驗(yàn)碼生成單元時(shí)，所述第二數(shù)據(jù)處理電路用于生成校驗(yàn)碼。

12、在本發(fā)明的一些實(shí)施例中，所述校驗(yàn)?zāi)K包括多級(jí)緩存單元、比較邏輯單元和與邏輯電路，所述多級(jí)緩存單元的輸入端與所述校驗(yàn)碼生成模塊相連接，所述多級(jí)緩存單元的第一輸出端輸出寄存返回值至所述觸發(fā)控制模塊，所述多級(jí)緩存單元的第二輸出端與所述比較邏輯單元的輸入端相連接，所述比較邏輯單元的輸出端與所述與邏輯電路相連接。

13、在本發(fā)明的一些實(shí)施例中，所述多級(jí)緩存單元設(shè)置有第一緩存電路、第二緩存電路和第三緩存電路，所述比較邏輯單元設(shè)置有第一比較邏輯電路和第二比較邏輯電路，所述第一緩存電路的輸入端與所述校驗(yàn)碼生成模塊相連接，所述第一緩存電路的第一輸出端與所述觸發(fā)控制模塊相連接，所述第一緩存電路的第二輸出端與所述第二緩存電路的輸入端相連接，所述第二緩存電路的第一輸出端與所述第三緩存電路的輸入端相連接，所述第二緩存電路的第二輸出端與所述第一比較邏輯電路的第一輸入端相連接，所述第一比較邏輯電路的第二輸入端和所述第二比較邏輯電路的第一輸入端均與所述觸發(fā)控制模塊相連接，所述第三緩存電路的輸出端與所述第二比較邏輯電路的第二輸入端相連接，所述第一比較邏輯電路和所述第二比較邏輯電路的輸出端均與所述與邏輯電路相連接。

14、第二方面，本發(fā)明實(shí)施例提供了一種循環(huán)冗余校驗(yàn)方法，包括：

15、觸發(fā)控制模塊接收uart數(shù)據(jù)，對(duì)所述uart數(shù)據(jù)進(jìn)行預(yù)處理，得到預(yù)處理數(shù)據(jù)；

16、校驗(yàn)碼生成模塊獲取所述預(yù)處理數(shù)據(jù)的有效標(biāo)志，所述預(yù)處理數(shù)據(jù)根據(jù)所述有效標(biāo)志確定所述預(yù)處理數(shù)據(jù)的極值，得到冗余校驗(yàn)碼計(jì)算結(jié)果；

17、存儲(chǔ)當(dāng)前所述冗余校驗(yàn)碼計(jì)算結(jié)果，獲取第一時(shí)鐘周期、第二時(shí)鐘周期和第三時(shí)鐘周期，所述校驗(yàn)?zāi)K根據(jù)所述第一時(shí)鐘周期、所述第二時(shí)鐘周期和所述第三時(shí)鐘周期得到有效數(shù)據(jù)的比較結(jié)果；

18、根據(jù)所述比較結(jié)果對(duì)所有緩存寄存器進(jìn)行清空。

19、在本發(fā)明的一些實(shí)施例中，所述預(yù)處理數(shù)據(jù)根據(jù)所述有效標(biāo)志確定所述預(yù)處理數(shù)據(jù)的極值，得到冗余校驗(yàn)碼計(jì)算結(jié)果，包括：

20、當(dāng)所述極值為1時(shí)，所述極值左移一位與校驗(yàn)碼生成模塊進(jìn)行異或處理；

21、當(dāng)所述極值為0時(shí)，所述極值左移一位保存為第二級(jí)數(shù)據(jù)，所述極值循環(huán)計(jì)算八次，得到第八級(jí)數(shù)據(jù)，所述第八級(jí)數(shù)據(jù)為所述冗余校驗(yàn)碼計(jì)算結(jié)果。

22、在本發(fā)明的一些實(shí)施例中，所述校驗(yàn)?zāi)K根據(jù)所述第一時(shí)鐘周期、所述第二時(shí)鐘周期和所述第三時(shí)鐘周期得到有效數(shù)據(jù)的比較結(jié)果，包括：

23、第一緩存寄存器存儲(chǔ)當(dāng)前所述冗余校驗(yàn)碼計(jì)算結(jié)果和所述第一時(shí)鐘周期；

24、第二緩存寄存器存儲(chǔ)第一時(shí)鐘周期中所述第一緩存寄存器內(nèi)容和當(dāng)前所述第二緩存寄存器內(nèi)容高位與當(dāng)前所述第二緩存寄存器在所述第二時(shí)鐘周期中接收到的第一有效數(shù)據(jù)的第一比較結(jié)果；

25、第三緩存寄存器存儲(chǔ)所述第二時(shí)鐘周期中所述第一緩存寄存器內(nèi)容、所述第二時(shí)鐘周期中所述第二緩存寄存器內(nèi)容高位與所述第二時(shí)鐘周期數(shù)據(jù)接收步驟中，接收到的所述第一有效數(shù)據(jù)的比較結(jié)果和當(dāng)前所述第三緩存寄存器內(nèi)容低位，在所述第三時(shí)鐘周期中接收到的第二有效數(shù)據(jù)的第二比較結(jié)果發(fā)送至所述觸發(fā)控制模塊。

26、在本發(fā)明的一些實(shí)施例中，所述在所述第三時(shí)鐘周期中接收到的第二有效數(shù)據(jù)的比較結(jié)果發(fā)送至所述觸發(fā)控制模塊后，所述方法還包括：

27、在所述第三緩存寄存器接收所述第二有效數(shù)據(jù)時(shí)，將所述第一緩存器中的所述冗余校驗(yàn)碼計(jì)算結(jié)果發(fā)送至所述觸發(fā)控制模塊，進(jìn)行下一幀的連續(xù)運(yùn)算；

28、所述觸發(fā)控制模塊根據(jù)預(yù)設(shè)的結(jié)束標(biāo)志或輸入超時(shí)標(biāo)志，輸出所述第二比較結(jié)果；

29、輸出所述第二比較結(jié)果后，對(duì)所述第一緩存寄存器、所述第二緩存寄存器和所述第三緩存寄存器中進(jìn)行清空。

30、第三方面，本發(fā)明實(shí)施例提供了一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，存儲(chǔ)有計(jì)算機(jī)可執(zhí)行指令，所述計(jì)算機(jī)可執(zhí)行指令用于執(zhí)行如上述第二方面所述的循環(huán)冗余校驗(yàn)方法。

31、根據(jù)本發(fā)明實(shí)施例的循環(huán)冗余校驗(yàn)電路，至少具有如下有益效果：

32、觸發(fā)控制模塊，用于接收uart數(shù)據(jù)，對(duì)uart數(shù)據(jù)進(jìn)行預(yù)處理，得到預(yù)處理數(shù)據(jù)；校驗(yàn)碼生成模塊與觸發(fā)控制模塊電連接，用于生成與預(yù)處理數(shù)據(jù)對(duì)應(yīng)的校驗(yàn)碼；校驗(yàn)?zāi)K分別與觸發(fā)控制模塊和校驗(yàn)碼生成模塊電連接，用于對(duì)校驗(yàn)碼進(jìn)行校驗(yàn)計(jì)算，校驗(yàn)?zāi)K設(shè)置有緩存單元和比較邏輯單元，緩存單元的輸入端與校驗(yàn)碼生成模塊電連接，緩存單元的第一輸出端與觸發(fā)控制模塊電連接，緩存單元的第二輸出端與比較邏輯單元電連接，緩存單元用于根據(jù)校驗(yàn)碼生成模塊輸出寄存器返回值至觸發(fā)控制模塊，比較邏輯單元的第一輸入端與緩存單元的第二輸出端相連接，比較邏輯單元的第二輸入端與觸發(fā)控制模塊相連接。根據(jù)本實(shí)施例的技術(shù)方案，能夠在不需要cpu參與的情況下，完成對(duì)不定幀數(shù)的uart協(xié)議通信數(shù)據(jù)循環(huán)冗余校驗(yàn)，實(shí)現(xiàn)數(shù)據(jù)接收、循環(huán)冗余校驗(yàn)碼生成、數(shù)據(jù)源校驗(yàn)和校驗(yàn)結(jié)果輸出的功能。