本發(fā)明涉及數(shù)字集成電路設計的異步數(shù)據(jù)接口，尤其涉及一種存儲器異步接口模塊、參數(shù)化設計方法、芯片。

背景技術：

1、隨著集成電路技術的日益發(fā)展，越來越多的芯片支持異步高速并行接口以支持擴展外部高速存儲器。

2、存儲器與內(nèi)核需要安全可靠地交換數(shù)據(jù)，并且盡可能地支持高速率，因此需要有一種高效可靠的異步交接方法實現(xiàn)讀寫功能。

3、現(xiàn)階段的技術往往使用同步轉(zhuǎn)換橋的方法將多位的異步數(shù)據(jù)轉(zhuǎn)換到內(nèi)部時鐘域。但這樣的實現(xiàn)方式在資源消耗上占用較大，電路面積和功耗也會更大。

技術實現(xiàn)思路

1、發(fā)明目的：提供一種存儲器異步接口模塊，以解決現(xiàn)有技術存在的上述問題。

2、技術方案：一種存儲器異步接口模塊，應用于系統(tǒng)級芯片或存儲器芯片，主機通過異步接口模塊對所述的存儲器芯片或系統(tǒng)級芯片寄存器進行讀寫，芯片通過接口模塊完成異步和同步之間的快速轉(zhuǎn)換；

3、所述接口模塊包括：

4、用于對數(shù)據(jù)寬度配置、控制信號極性配置、控制信號操作方法配置（讀、寫單獨信號控制或者方向和使能控制）、片選控制配置、地址和數(shù)?據(jù)復用、變址模式切換配置的接口配置寄存器；

5、用于對方向和使能信號轉(zhuǎn)換為讀寫信號的等效轉(zhuǎn)換模塊；

6、用于生成內(nèi)部時鐘同步信號、沿有效的上升沿脈沖，并對輸入讀寫信號邊沿檢測的邊沿檢測模塊；

7、用于對輸入序列的地址和控制信號整理，實現(xiàn)序列檢測的計數(shù)器模塊；

8、用于適配存儲器或寄存器數(shù)據(jù)寬度，對輸入寫字節(jié)進行匯編的數(shù)據(jù)字節(jié)匯編模塊；

9、用于對寫數(shù)據(jù)接口的數(shù)據(jù)采樣和鎖存的寫數(shù)據(jù)鎖存寄存器；

10、用于對需要輸出的數(shù)據(jù)進行內(nèi)部鎖定的讀數(shù)據(jù)輸出寄存器；

11、在復用模式下，對地址采樣信號的脈沖檢測模塊；

12、在復用模式下，對輸入地址的數(shù)據(jù)采樣和鎖存的地址鎖存寄存器；

13、在變址模式下，對輸入輸出字節(jié)排列尾數(shù)法進行動態(tài)配置的字節(jié)順序寄存器；

14、在變址模式下，用于存儲內(nèi)部地址，并對接口數(shù)據(jù)采樣和鎖存的變址寄存器。

15、在進一步實施例中，所述接口配置寄存器的配置信息以編碼的形式存儲在寄存器中；

16、配置信息的數(shù)值獲取，包括：

17、配置信息的數(shù)值由eeprom（electrically?erasable?programmable?read?onlymemory，帶電可擦可編程只讀存儲器）加載得到，在使用過程中不會發(fā)生變化，作為固定的硬件配置使用；

18、配置信息的數(shù)值通過硬件配置得到，使用一組引腳，通過上下拉電平編碼配置信息，在存儲器上電過程中對配置引腳進行采樣，采樣的值存儲在所述接口配置寄存器中。

19、兩種方式可以任選，通過單獨的引腳配置選用配置信息來源。

20、所述的數(shù)據(jù)寬度配置為8、16、32位的主機總線接口數(shù)據(jù)接口寬度，指接口序列單次使能時能傳輸?shù)牟⑿袛?shù)據(jù)比特數(shù)量。

21、所述的控制信號極性可以為高有效或者低有效，具體取決于主機可支持輸出的序列極性。

22、在進一步實施例中，所述接口模塊的讀寫、方向使能引腳為復用引腳；

23、選擇讀寫模式時，兩個單獨的引腳控制讀操作和寫操作；

24、選擇使能模式，一個引腳控制讀寫流程發(fā)起，另一個引腳指示讀寫方向；

25、接口模塊的數(shù)據(jù)、地址引腳為復用引腳；

26、選擇復用模式時，地址和數(shù)據(jù)引腳時分復用，對應控制信號有效時鎖存地址或讀寫數(shù)據(jù)；

27、選擇變址模式時，地址和數(shù)據(jù)線分離，具有單獨的寄存器提供給存儲寄存器地址，地址線用于選通通道組編號。

28、在進一步實施例中，所述的計數(shù)器模塊為內(nèi)部的計數(shù)器，用于監(jiān)控輸入輸出序列和發(fā)出讀寫操作；

29、對于變址模式，計數(shù)器對每一組通道均有單獨的計數(shù)器，以實現(xiàn)多線程的交叉讀寫訪問，各個線程互不影響。

30、在進一步實施例中，所述脈沖檢測模塊包括脈沖檢測同步器；

31、使用脈沖檢測同步器對地址鎖存信號進行采樣，用于地址的同步；

32、所述邊沿檢測模塊包括邊沿檢測同步器；

33、使用邊沿檢測同步器對讀寫信號進行采樣，用于讀寫數(shù)據(jù)的采樣或鎖定和計數(shù)功能；將方向和使能信號與讀寫引腳復用，并按配置信息在內(nèi)部進行轉(zhuǎn)換。

34、在進一步實施例中，在典型應用下，輸入讀寫信號頻率小于等于22m，周期內(nèi)信號有效時間不低于32ns；

35、輸入地址鎖存信號的脈沖頻率小于等于16m，周期內(nèi)信號有效時間不低于10ns；

36、接口模塊的內(nèi)部時鐘頻率大于等于100m，隨著內(nèi)部時鐘頻率提高，所支持的接口頻率隨之提高。

37、在進一步實施例中，變址模式下，所述的字節(jié)順序寄存器僅針對變址模式下的情況，在配置使用復用模式時，寄存器無效；

38、在復用模式下，主機在地址字段內(nèi)提供所需要的字節(jié)順序配置信息；

39、字節(jié)順序寄存器在復位后具備默認值，默認為小尾數(shù)法，并且針對每一組通道具有單獨的配置位。

40、一種存儲器異步接口參數(shù)化設計方法，基于所述的存儲器異步接口模塊實現(xiàn)，包括：

41、控制信號極性、控制信號操作方法、片選控制配置為不允許被用戶更改，按需將參數(shù)配置為相關寄存器為固定值而無需觸發(fā)器；

42、接口數(shù)據(jù)寬度無需支持到全部寬度，無需用戶配置相關信息，內(nèi)部設計的讀數(shù)據(jù)輸出寄存器、寫數(shù)據(jù)鎖存寄存器寬度更改為所需值，用于節(jié)約電路面積；

43、變址模式下的通道數(shù)量，在模塊例化時，按需增減通道模塊的數(shù)量，將通道接口連接到專用的寄存器或存儲器陣列上，分區(qū)使用。

44、一種芯片，包含所述的存儲器異步接口模塊。

45、有益效果：本發(fā)明公開了一種存儲器異步接口模塊、參數(shù)化設計方法、芯片，所述接口模塊應用于系統(tǒng)級芯片或存儲器芯片，主機通過異步接口對所述的存儲器或系統(tǒng)級芯片寄存器進行讀寫，芯片通過該模塊完成異步和同步之間的快速轉(zhuǎn)換，將異步到同步轉(zhuǎn)換消耗的資源減少，減小電路實現(xiàn)的面積和功耗；減少所需控制信號數(shù)量，增加用戶可配置內(nèi)容數(shù)量，提高存儲器芯片兼容性；接口系統(tǒng)參數(shù)化、模塊化，改變參數(shù)即可適配各種數(shù)據(jù)寬度的接口，縮短設計周期，提高模塊復用能力。

技術特征：

1.一種存儲器異步接口模塊，應用于系統(tǒng)級芯片或存儲器芯片，其特征在于，包括：主機通過異步接口模塊對所述的存儲器芯片或系統(tǒng)級芯片寄存器進行讀寫，芯片通過接口模塊完成異步和同步之間的快速轉(zhuǎn)換；

2.根據(jù)權利要求1所述的一種存儲器異步接口模塊，其特征是：所述接口配置寄存器的配置信息以編碼的形式存儲在寄存器中；

3.根據(jù)權利要求1所述的一種存儲器異步接口模塊，其特征是：所述接口模塊的讀寫、方向使能引腳為復用引腳；

4.根據(jù)權利要求1所述的一種存儲器異步接口模塊，其特征是：所述的計數(shù)器模塊為內(nèi)部的計數(shù)器，用于監(jiān)控輸入輸出序列和發(fā)出讀寫操作；

5.根據(jù)權利要求1所述的一種存儲器異步接口模塊，其特征是：所述脈沖檢測模塊包括脈沖檢測同步器；

6.根據(jù)權利要求1所述的一種存儲器異步接口模塊，其特征是：

7.根據(jù)權利要求1所述的一種存儲器異步接口模塊，其特征是：

8.一種存儲器異步接口參數(shù)化設計方法，基于權利要求1-7任意一項所述的存儲器異步接口模塊實現(xiàn)，其特征在于，包括：

9.一種芯片，其特征在于，包含權利要求1至7中任一項所述的存儲器異步接口模塊。

技術總結(jié)
本發(fā)明公開了一種存儲器異步接口模塊、參數(shù)化設計方法、芯片，所述異步接口模塊應用于系統(tǒng)級芯片或存儲器芯片，主機通過異步接口模塊對所述的存儲器芯片或系統(tǒng)級芯片寄存器進行讀寫，芯片通過接口模塊完成異步和同步之間的快速轉(zhuǎn)換；所述接口模塊包括：用于對數(shù)據(jù)寬度配置、控制信號極性配置、控制信號操作方法配置、片選控制配置、地址和數(shù)據(jù)復用、變址模式切換配置的接口配置寄存器；通過本發(fā)明的方案將異步到同步轉(zhuǎn)換消耗的資源減少，減小電路實現(xiàn)的面積和功耗；減少所需控制信號數(shù)量，增加用戶可配置內(nèi)容數(shù)量，提高存儲器芯片兼容性；接口系統(tǒng)參數(shù)化、模塊化，改變參數(shù)即可適配各種數(shù)據(jù)寬度的接口，縮短設計周期，提高模塊復用能力。

技術研發(fā)人員：成毛毛
受保護的技術使用者：無錫芯領域微電子有限公司
技術研發(fā)日：
技術公布日：2025/1/9