本發(fā)明涉及電路版圖設(shè)計(jì)領(lǐng)域，具體涉及一種多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)及其使用方法、電子設(shè)備。

背景技術(shù)：

1、在硬件電路中，進(jìn)行多通道數(shù)據(jù)傳輸時(shí)，需要將輸入的時(shí)鐘進(jìn)行同步輸入多個(gè)數(shù)據(jù)傳輸通道，以實(shí)現(xiàn)時(shí)鐘同步。在相關(guān)技術(shù)中，通過(guò)多級(jí)緩沖器使得時(shí)鐘到達(dá)每一路數(shù)據(jù)傳輸通道一致，且每一路時(shí)鐘經(jīng)過(guò)的緩沖器級(jí)數(shù)相同，即，時(shí)鐘信號(hào)經(jīng)過(guò)相同的傳輸路徑，到達(dá)每個(gè)數(shù)據(jù)傳輸通道的時(shí)鐘沿對(duì)齊。為使得每條傳輸鏈路相同，在一些靠近時(shí)鐘信號(hào)的數(shù)據(jù)鏈路必須通過(guò)繞線的方式形成更長(zhǎng)的延時(shí)，以保證所有路徑的一致性，不僅占用更多的信道，還加大了時(shí)鐘樹版圖的設(shè)計(jì)難度，不利于高速信號(hào)的傳輸，增加信號(hào)間的串?dāng)_，因緩沖器的增加，使得電路模塊的面積增大、無(wú)法實(shí)現(xiàn)對(duì)芯片的小型化，還使得芯片成本增加。

2、因此，如何提供一種緩沖器少、高度集成的多通道數(shù)據(jù)傳輸接口時(shí)鐘數(shù)版圖結(jié)構(gòu)，是目前亟需解決的問(wèn)題。

技術(shù)實(shí)現(xiàn)思路

1、鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明提供一種多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)，以解決上述技術(shù)問(wèn)題中的至少之一。

2、為達(dá)到上述目的及其他相關(guān)目的，本申請(qǐng)?zhí)峁┑募夹g(shù)方案如下。

3、第一方面，本申請(qǐng)?zhí)峁┝艘环N多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)，包括：

4、時(shí)鐘輸入接口，其接入本地時(shí)鐘信號(hào)；

5、多組數(shù)據(jù)傳輸單元，其包括多組數(shù)據(jù)傳輸通道；

6、可調(diào)節(jié)延遲電路，其設(shè)置于所述時(shí)鐘輸入接口和多組所述數(shù)據(jù)傳輸單元之間，所述可調(diào)節(jié)延遲電路的控制端輸入時(shí)鐘延遲控制信號(hào)，通過(guò)輸入多個(gè)不同的時(shí)鐘延遲控制信號(hào)，以使經(jīng)過(guò)所述可調(diào)節(jié)延遲電路調(diào)節(jié)后輸出至各個(gè)所述數(shù)據(jù)傳輸通道的時(shí)鐘延遲相等。

7、于本發(fā)明的一實(shí)施例中，所述可調(diào)節(jié)延遲電路包括多個(gè)時(shí)鐘延遲單元，每個(gè)所述時(shí)鐘延遲單元的輸入端接所述時(shí)鐘輸入接口，多個(gè)所述時(shí)鐘延遲單元的輸出端與多組所述數(shù)據(jù)傳輸單元一一對(duì)應(yīng)連接。

8、于本發(fā)明的一實(shí)施例中，所述時(shí)鐘樹版圖結(jié)構(gòu)還包括多個(gè)緩存器，多個(gè)所述緩沖器的輸入端與多個(gè)所述時(shí)鐘延遲單元的輸出端一一對(duì)應(yīng)連接，多個(gè)所述緩沖器的輸出端與所述多組數(shù)據(jù)傳輸單元一一對(duì)應(yīng)連接。

9、于本發(fā)明的一實(shí)施例中，所述時(shí)鐘延遲單元包括第一電阻、n個(gè)傳輸門及n個(gè)第一電容，第i+1個(gè)第一電容的容值為第i個(gè)第一電容的容值的預(yù)設(shè)倍數(shù)，所述第一電阻的第一端經(jīng)所述第i個(gè)傳輸門、第i個(gè)第一電容后接地，其中，n個(gè)傳輸門的控制端接所述時(shí)鐘延遲控制信號(hào)，所述第一電容的第二端為所述時(shí)鐘延遲單元的輸入端，所述第一電阻和所述傳輸門的公共端為所述時(shí)鐘延遲單元的輸出端，其中，n≥2，1≤i≤n的正整數(shù)。

10、于本發(fā)明的一實(shí)施例中，所述時(shí)鐘延遲單元還包括第一反相器和第二反相器，所述第一反相器的輸出端經(jīng)所述第一電阻后接所述第二反相器的輸入端，所述第一反相器的輸入端為所述時(shí)鐘延遲單元的輸入端，所述第二反相器的輸出端為所述時(shí)鐘延遲單元的輸出端。

11、第二方面，本申請(qǐng)還提供一種多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)的使用方法，應(yīng)用于如前所描述的多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)，包括：

12、獲取所述時(shí)鐘樹版圖結(jié)構(gòu)；

13、將所述時(shí)鐘樹版圖結(jié)構(gòu)中的多組數(shù)據(jù)傳輸通道劃分為多組所述數(shù)據(jù)傳輸單元；

14、根據(jù)所述時(shí)鐘樹版圖結(jié)構(gòu)中時(shí)鐘輸入接口與多組所述數(shù)據(jù)傳輸單元的位置關(guān)系確定多個(gè)所述時(shí)鐘延遲控制信號(hào)；

15、基于多個(gè)所述時(shí)鐘延遲控制信號(hào)調(diào)節(jié)所述可調(diào)節(jié)延遲電路的時(shí)鐘延遲，以使多個(gè)所述數(shù)據(jù)傳輸通道同步接收時(shí)鐘信號(hào)。

16、于本發(fā)明的一實(shí)施例中，將所述時(shí)鐘樹版圖結(jié)構(gòu)中的多組數(shù)據(jù)傳輸通道劃分為多組所述數(shù)據(jù)傳輸單元，包括：獲取多組所述數(shù)據(jù)傳輸通道的通道總數(shù)；基于預(yù)設(shè)分組條件將所述通道總數(shù)劃分為多組所述數(shù)據(jù)傳輸單元。

17、于本發(fā)明的一實(shí)施例中，根據(jù)所述時(shí)鐘樹版圖結(jié)構(gòu)中時(shí)鐘輸入接口與多組所述數(shù)據(jù)傳輸單元的位置關(guān)系確定多個(gè)所述時(shí)鐘延遲控制信號(hào)，包括：根據(jù)所述時(shí)鐘輸入接口與多組所述數(shù)據(jù)傳輸單元的位置關(guān)系確定對(duì)應(yīng)的多個(gè)時(shí)鐘傳輸線路；基于多個(gè)所述時(shí)鐘傳輸線路生成多個(gè)所述時(shí)鐘延遲控制信號(hào)的值。

18、于本發(fā)明的一實(shí)施例中，在根據(jù)所述時(shí)鐘樹版圖結(jié)構(gòu)中時(shí)鐘輸入接口與多組所述數(shù)據(jù)傳輸單元的位置關(guān)系確定多個(gè)所述時(shí)鐘延遲控制信號(hào)之前，還包括：根據(jù)多組所述數(shù)據(jù)傳輸單元之間的位置關(guān)系和預(yù)設(shè)調(diào)節(jié)步長(zhǎng)確定所述時(shí)鐘延遲控制信號(hào)的配置位數(shù)。

19、第三方面，本申請(qǐng)還提供一種電子設(shè)備，其包括一個(gè)或多個(gè)如前所描述的多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)。

20、本申請(qǐng)?zhí)峁┮环N多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)及其使用方法、電子設(shè)備，該時(shí)鐘樹版圖結(jié)構(gòu)包括時(shí)鐘輸入接口、多組數(shù)據(jù)傳輸單元及可調(diào)節(jié)延遲電路，通過(guò)對(duì)可調(diào)節(jié)延遲電路輸入不同的時(shí)鐘延遲控制信號(hào)，將時(shí)鐘輸入接口輸入的本地時(shí)鐘信號(hào)經(jīng)可調(diào)節(jié)延遲電路調(diào)節(jié)后同步輸出至多組數(shù)據(jù)傳輸單元中的各個(gè)數(shù)據(jù)傳輸通道。本申請(qǐng)?zhí)峁┑亩嗤ǖ罃?shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)緩沖器級(jí)數(shù)少，減少了芯片面積，降低硬件成本，提高了芯片的集成度；因緩沖器級(jí)數(shù)變少，版圖設(shè)計(jì)難度降低，避免多級(jí)繞線造成版圖寄生，便于信號(hào)的高速傳輸。

21、應(yīng)當(dāng)理解的是，以上的一般描述和后文的細(xì)節(jié)描述僅是示例性和解釋性的，并不能限制本發(fā)明。

技術(shù)特征：

1.一種多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)，其特征在于，所述可調(diào)節(jié)延遲電路包括多個(gè)時(shí)鐘延遲單元，每個(gè)所述時(shí)鐘延遲單元的輸入端接所述時(shí)鐘輸入接口，多個(gè)所述時(shí)鐘延遲單元的輸出端與多組所述數(shù)據(jù)傳輸單元一一對(duì)應(yīng)連接。

3.根據(jù)權(quán)利要求2所述的多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)，其特征在于，所述時(shí)鐘樹版圖結(jié)構(gòu)還包括多個(gè)緩存器，多個(gè)所述緩沖器的輸入端與多個(gè)所述時(shí)鐘延遲單元的輸出端一一對(duì)應(yīng)連接，多個(gè)所述緩沖器的輸出端與所述多組數(shù)據(jù)傳輸單元一一對(duì)應(yīng)連接。

4.根據(jù)權(quán)利要求2所述的多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)，其特征在于，所述時(shí)鐘延遲單元包括第一電阻、n個(gè)傳輸門及n個(gè)第一電容，第i+1個(gè)第一電容的容值為第i個(gè)第一電容的容值的預(yù)設(shè)倍數(shù)，所述第一電阻的第一端經(jīng)所述第i個(gè)傳輸門、第i個(gè)第一電容后接地，其中，n個(gè)傳輸門的控制端接所述時(shí)鐘延遲控制信號(hào)，所述第一電阻的第二端為所述時(shí)鐘延遲單元的輸入端，所述第一電阻和所述傳輸門的公共端為所述時(shí)鐘延遲單元的輸出端，其中，n≥2，1≤i≤n的正整數(shù)。

5.根據(jù)權(quán)利要求4所述的多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)，其特征在于，所述時(shí)鐘延遲單元還包括第一反相器和第二反相器，所述第一反相器的輸出端經(jīng)所述第一電阻后接所述第二反相器的輸入端，所述第一反相器的輸入端為所述時(shí)鐘延遲單元的輸入端，所述第二反相器的輸出端為所述時(shí)鐘延遲單元的輸出端。

6.一種多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)的使用方法，其特征在于，應(yīng)用于權(quán)利要求1-5任一項(xiàng)所述的多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)，包括：

7.根據(jù)權(quán)利要求6所述的多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)的使用方法，其特征在于，將所述時(shí)鐘樹版圖結(jié)構(gòu)中的多組數(shù)據(jù)傳輸通道劃分為多組所述數(shù)據(jù)傳輸單元，包括：

8.根據(jù)權(quán)利要求6所述的多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)的使用方法，其特征在于，根據(jù)所述時(shí)鐘樹版圖結(jié)構(gòu)中時(shí)鐘輸入接口與多組所述數(shù)據(jù)傳輸單元的位置關(guān)系確定多個(gè)所述時(shí)鐘延遲控制信號(hào)，包括：

9.根據(jù)權(quán)利要求8所述的多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)的使用方法，其特征在于，在根據(jù)所述時(shí)鐘樹版圖結(jié)構(gòu)中時(shí)鐘輸入接口與多組所述數(shù)據(jù)傳輸單元的位置關(guān)系確定多個(gè)所述時(shí)鐘延遲控制信號(hào)之前，還包括：根據(jù)多組所述數(shù)據(jù)傳輸單元之間的位置關(guān)系和預(yù)設(shè)調(diào)節(jié)步長(zhǎng)確定所述時(shí)鐘延遲控制信號(hào)的配置位數(shù)。

10.一種電子設(shè)備，其特征在于，包括一個(gè)或多個(gè)如權(quán)利要求1-5所述任一項(xiàng)多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)。

技術(shù)總結(jié)
本申請(qǐng)?zhí)峁┮环N多通道數(shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)及其使用方法、電子設(shè)備，該時(shí)鐘樹版圖結(jié)構(gòu)包括時(shí)鐘輸入接口、多組數(shù)據(jù)傳輸單元及可調(diào)節(jié)延遲電路，通過(guò)對(duì)可調(diào)節(jié)延遲電路輸入不同的時(shí)鐘延遲控制信號(hào)，將時(shí)鐘輸入接口輸入的本地時(shí)鐘信號(hào)經(jīng)可調(diào)節(jié)延遲電路調(diào)節(jié)后同步輸出至多組數(shù)據(jù)傳輸單元中的各個(gè)數(shù)據(jù)傳輸通道。本申請(qǐng)?zhí)峁┑亩嗤ǖ罃?shù)據(jù)傳輸接口時(shí)鐘樹版圖結(jié)構(gòu)緩沖器級(jí)數(shù)少，減少了芯片面積，降低硬件成本，提高了芯片的集成度；因緩沖器級(jí)數(shù)變少，版圖設(shè)計(jì)難度降低，避免多級(jí)繞線造成版圖寄生，便于信號(hào)的高速傳輸。

技術(shù)研發(fā)人員：金晴晴,田陌晨,溫德鑫,?？|,王彧
受保護(hù)的技術(shù)使用者：奇異摩爾（上海）集成電路設(shè)計(jì)有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/6