本申請(qǐng)涉及計(jì)算機(jī)，特別涉及一種系統(tǒng)啟動(dòng)方法、數(shù)據(jù)傳輸系統(tǒng)、電子設(shè)備及芯片系統(tǒng)。

背景技術(shù)：

1、通用串行總線(universal?serial?bus，usb)3.0(簡(jiǎn)稱(chēng)u3v)數(shù)據(jù)傳輸系統(tǒng)，作為新一代的連接技術(shù)，以其高速、高效的特點(diǎn)在現(xiàn)代電子設(shè)備中得到廣泛應(yīng)用。該系統(tǒng)通常包括現(xiàn)場(chǎng)可編程門(mén)陣列(field?programmable?gate?array，fpga)芯片與片上系統(tǒng)芯片(system-on-a-chip，soc)；其中，fpga負(fù)責(zé)數(shù)據(jù)處理，soc負(fù)責(zé)與上位機(jī)進(jìn)行usb傳輸。在實(shí)際應(yīng)用過(guò)程中，通常由soc主導(dǎo)控制存儲(chǔ)介質(zhì)；系統(tǒng)啟動(dòng)時(shí)，對(duì)soc的接口、軟件功能以及內(nèi)存的要求均比較高，對(duì)于一些soc內(nèi)存較小的系統(tǒng)，功能實(shí)現(xiàn)受限。

技術(shù)實(shí)現(xiàn)思路

1、根據(jù)本申請(qǐng)的各種實(shí)施例，提供一種系統(tǒng)啟動(dòng)方法、數(shù)據(jù)傳輸系統(tǒng)、電子設(shè)備及芯片系統(tǒng)，針對(duì)soc內(nèi)存較小的系統(tǒng)，可以規(guī)避soc主導(dǎo)控制結(jié)構(gòu)中對(duì)內(nèi)存的高需求問(wèn)題，提高系統(tǒng)的功能性。

2、第一方面，本申請(qǐng)?zhí)峁┝艘环N系統(tǒng)啟動(dòng)方法，應(yīng)用于數(shù)據(jù)傳輸系統(tǒng)，所述數(shù)據(jù)傳輸系統(tǒng)包括fpga芯片、soc芯片及存儲(chǔ)介質(zhì)；該方法包括：

3、fpga芯片加載存儲(chǔ)介質(zhì)中的fpga固件進(jìn)行啟動(dòng)；在fpga芯片完成啟動(dòng)后，fpga芯片加載fpga固件中的fpga軟件，將fpga軟件中的soc固件存儲(chǔ)在運(yùn)行內(nèi)存中；soc芯片基于與所述fpga芯片連接的配置接口，獲取所述運(yùn)行內(nèi)存中的所述soc固件，完成啟動(dòng)。

4、通過(guò)上述方式，該數(shù)據(jù)傳輸系統(tǒng)由fpga芯片通過(guò)加載存儲(chǔ)介質(zhì)中的fpga固件完成自主啟動(dòng)，無(wú)需soc芯片進(jìn)行配置，從而也無(wú)需soc芯片配置對(duì)接fpga芯片燒錄的接口，規(guī)避了soc主導(dǎo)控制結(jié)構(gòu)中對(duì)內(nèi)存的高需求問(wèn)題，提高系統(tǒng)的功能性；具有較強(qiáng)的易用性與實(shí)用性。

5、在第一方面的一種可能的實(shí)現(xiàn)方式中，所述fpga芯片加載所述存儲(chǔ)介質(zhì)中的fpga固件進(jìn)行啟動(dòng)，包括：所述fpga芯片加載所述fpga固件中的比特流，配置為可編程片上系統(tǒng)；所述fpga芯片基于所述可編程片上系統(tǒng)，加載所述fpga固件中fpga軟件，完成啟動(dòng)。

6、在第一方面的一種可能的實(shí)現(xiàn)方式中，所述方法還包括：在所述fpga芯片完成啟動(dòng)后，控制所述soc芯片處于復(fù)位狀態(tài)。

7、在第一方面的一種可能的實(shí)現(xiàn)方式中，所述方法還包括：所述fpga芯片加載所述fpga固件中的fpga軟件，配置模擬存儲(chǔ)介質(zhì)接口；所述模擬存儲(chǔ)介質(zhì)接口用于在soc芯片啟動(dòng)時(shí)向所述soc芯片提供soc固件，所述fpga軟件包含所述soc固件。

8、在第一方面的一種可能的實(shí)現(xiàn)方式中，所述方法還包括：在所述soc芯片完成啟動(dòng)后，通過(guò)所述配置接口向所述fpga芯片反饋啟動(dòng)完成信號(hào)。

9、在第一方面的一種可能的實(shí)現(xiàn)方式中，所述方法還包括：在所述soc芯片啟動(dòng)失敗后，所述fpga芯片控制所述soc芯片處于復(fù)位狀態(tài)；所述soc芯片重新獲取所述soc固件進(jìn)行啟動(dòng)。

10、在第一方面的一種可能的實(shí)現(xiàn)方式中，所述方法包括：所述soc芯片接收上位機(jī)發(fā)送的固件更新請(qǐng)求，并接收待更新固件；所述soc芯片通過(guò)所述配置接口向所述fpga芯片發(fā)送所述待更新固件；所述fpga芯片將所述待更新固件轉(zhuǎn)存至所述運(yùn)行內(nèi)存中。

11、在第一方面的一種可能的實(shí)現(xiàn)方式中，所述方法還包括：所述fpga芯片對(duì)所述運(yùn)行內(nèi)存中的所述待更新固件進(jìn)行校驗(yàn)；校驗(yàn)通過(guò)后，所述fpga芯片將所述待更新固件存儲(chǔ)至所述存儲(chǔ)介質(zhì)；所述待更新固件用于下次啟動(dòng)時(shí)由所述fpga芯片加載。

12、第二方面，本申請(qǐng)?zhí)峁┝艘环N數(shù)據(jù)傳輸系統(tǒng)，該系統(tǒng)包括fpga芯片、soc芯片及存儲(chǔ)介質(zhì)；所述fpga芯片與所述存儲(chǔ)介質(zhì)通信連接，所述soc芯片通過(guò)配置接口與所述fpga芯片通信連接；

13、所述fpga芯片，用于加載所述存儲(chǔ)介質(zhì)中的fpga固件進(jìn)行啟動(dòng)；

14、所述fpga芯片，還用于完成啟動(dòng)后，加載所述fpga固件中的fpga軟件，將所述fpga軟件中的soc固件存儲(chǔ)在運(yùn)行內(nèi)存中；

15、所述soc芯片，用于基于與所述fpga芯片連接的配置接口，獲取所述運(yùn)行內(nèi)存中的所述soc固件，完成啟動(dòng)。

16、第三方面，本申請(qǐng)?zhí)峁┮环N電子設(shè)備，所述電子設(shè)備包括至少一個(gè)處理器，以及與所述至少一個(gè)處理器通信連接的存儲(chǔ)器；其中，所述存儲(chǔ)器存儲(chǔ)有被所述至少一個(gè)處理器執(zhí)行的計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被所述至少一個(gè)處理器執(zhí)行，以使所述至少一個(gè)處理器能夠執(zhí)行第一方面中任一項(xiàng)所述的方法。

17、第四方面，本申請(qǐng)?zhí)峁┮环N芯片系統(tǒng)，所述芯片系統(tǒng)應(yīng)用于電子設(shè)備，所述芯片系統(tǒng)包括一個(gè)或多個(gè)處理器，所述一個(gè)或多個(gè)處理器用于調(diào)用計(jì)算機(jī)指令以使得所述電子設(shè)備執(zhí)行如第一方面所述的方法。

18、第五方面，本申請(qǐng)?zhí)峁┮环N計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其上存儲(chǔ)有計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)第一方面所述的方法。

19、第六方面，本申請(qǐng)?zhí)峁┮环N計(jì)算機(jī)程序產(chǎn)品，當(dāng)計(jì)算機(jī)程序產(chǎn)品在電子設(shè)備上運(yùn)行時(shí)，使得電子設(shè)備執(zhí)行上述第一方面所述的方法。

20、可以理解的是，上述第二方面至第六方面的有益效果可以參見(jiàn)上述第一方面中的相關(guān)描述，在此不再贅述。

技術(shù)特征：

1.一種系統(tǒng)啟動(dòng)方法，其特征在于，應(yīng)用于數(shù)據(jù)傳輸系統(tǒng)，所述數(shù)據(jù)傳輸系統(tǒng)包括fpga芯片、soc芯片及存儲(chǔ)介質(zhì)；所述方法包括：

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述fpga芯片加載所述存儲(chǔ)介質(zhì)中的fpga固件進(jìn)行啟動(dòng)，包括：

3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述方法還包括：

4.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述方法還包括：

5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括：

6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述方法還包括：

7.根據(jù)權(quán)利要求1至6任一項(xiàng)所述的方法，其特征在于，所述方法包括：

8.根據(jù)權(quán)利要求7所述的方法，其特征在于，所述方法還包括：

9.一種數(shù)據(jù)傳輸系統(tǒng)，其特征在于，包括fpga芯片、soc芯片及存儲(chǔ)介質(zhì)；所述fpga芯片與所述存儲(chǔ)介質(zhì)通信連接，所述soc芯片通過(guò)配置接口與所述fpga芯片通信連接；

10.一種電子設(shè)備，其特征在于，所述電子設(shè)備包括至少一個(gè)處理器，以及與所述至少一個(gè)處理器通信連接的存儲(chǔ)器；其中，所述存儲(chǔ)器存儲(chǔ)有被所述至少一個(gè)處理器執(zhí)行的計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被所述至少一個(gè)處理器執(zhí)行，以使所述至少一個(gè)處理器能夠執(zhí)行權(quán)利要求1至8中任一項(xiàng)所述的方法。

11.一種芯片系統(tǒng)，其特征在于，所述芯片系統(tǒng)應(yīng)用于電子設(shè)備，所述芯片系統(tǒng)包括一個(gè)或多個(gè)處理器，所述一個(gè)或多個(gè)處理器用于調(diào)用計(jì)算機(jī)指令以使得所述電子設(shè)備執(zhí)行如權(quán)利要求1至8中任一項(xiàng)所述的方法。

12.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其上存儲(chǔ)有計(jì)算機(jī)程序，其特征在于，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)權(quán)利要求1至8中任一項(xiàng)所述的方法。

技術(shù)總結(jié)
本申請(qǐng)?zhí)峁┝艘环N系統(tǒng)啟動(dòng)方法、數(shù)據(jù)傳輸系統(tǒng)、電子設(shè)備及芯片系統(tǒng)；涉及計(jì)算機(jī)技術(shù)領(lǐng)域。針對(duì)系統(tǒng)啟動(dòng)時(shí)，由于SOC內(nèi)存較小，功能實(shí)現(xiàn)受限的問(wèn)題，本申請(qǐng)?zhí)峁┝艘环N系統(tǒng)啟動(dòng)方法，該方法包括：FPGA芯片加載存儲(chǔ)介質(zhì)中的FPGA固件進(jìn)行啟動(dòng)；在FPGA芯片完成啟動(dòng)后，F(xiàn)PGA芯片加載FPGA固件中的FPGA軟件，將FPGA軟件中的SOC固件存儲(chǔ)在運(yùn)行內(nèi)存中；SOC芯片基于與所述FPGA芯片連接的配置接口，獲取所述運(yùn)行內(nèi)存中的所述SOC固件，完成啟動(dòng)；本申請(qǐng)實(shí)施例，針對(duì)SOC內(nèi)存較小的系統(tǒng)，可以規(guī)避SOC主導(dǎo)控制結(jié)構(gòu)中對(duì)內(nèi)存的高需求問(wèn)題，充分利用FPGA的內(nèi)存優(yōu)勢(shì)，提高系統(tǒng)的功能性、穩(wěn)定性、可靠性與可移植性。

技術(shù)研發(fā)人員：趙方鈺,黃敘強(qiáng)
受保護(hù)的技術(shù)使用者：普聯(lián)技術(shù)有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/6