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一種芯片電路的時序分析方法及相關(guān)裝置

文檔序號:40572221發(fā)布日期:2025-01-03 11:33閱讀:15來源:國知局
一種芯片電路的時序分析方法及相關(guān)裝置

本技術(shù)涉及電子芯片,尤其涉及一種芯片電路的時序分析方法及相關(guān)裝置。


背景技術(shù):

1、芯片電路廣泛應用于各種電子設(shè)備中,如手機、電腦、平板電腦、電視機、汽車電子、智能家居等。隨著科技的不斷進步和發(fā)展,芯片電路的性能和集成度不斷提高,對于芯片電路的時序分析難度和時間開銷顯著增高,如何加速芯片電路時序分析是本領(lǐng)域技術(shù)人員亟待解決的技術(shù)難題。


技術(shù)實現(xiàn)思路

1、鑒于上述問題,本技術(shù)提供了一種芯片電路的時序分析方法及相關(guān)裝置,以實現(xiàn)提高芯片電路時序分析速度的目的。具體方案如下:

2、本技術(shù)第一方面提供一種芯片電路的時序分析方法,包括:

3、從待分析的芯片電路的電路網(wǎng)表中提取同構(gòu)路徑,得到多個路徑集合;

4、對于每一個所述路徑集合,基于所述路徑集合中目標路徑的延時值,獲取所述路徑集合的延時值,所述目標路徑包括至少一條路徑;

5、基于延時值與滿足預設(shè)的時序條件的難度的相關(guān)關(guān)系,將所述路徑集合按照滿足所述時序條件的難度從大到小排序,得到路徑集合序列;

6、按照在所述時序條件對應的路徑集合序列中序位從小到大,判斷所述路徑集合中每一條路徑是否滿足所述時序條件,直至所述路徑集合中不存在不滿足所述時序條件的路徑,輸出所述芯片電路的時序分析結(jié)果,所述芯片電路的時序分析結(jié)果包括所有不滿足所述時序條件的路徑。

7、在一種可能的實現(xiàn)中,所述時序條件包括保持時間條件和建立時間條件;

8、所述基于延時值與滿足預設(shè)的時序條件的難度的相關(guān)關(guān)系,將所述路徑集合按照滿足所述時序條件的難度從大到小排序,得到路徑集合序列,包括:

9、對于所述保持時間條件,將各個所述路徑集合按照延時值從小到大排序得到第一路徑集合序列;

10、對于所述建立時間條件,將各個所述路徑集合按照延時值從大到小排序得到第二路徑集合序列。

11、在一種可能的實現(xiàn)中,基于所述路徑集合中目標路徑的延時值,獲取所述路徑集合的延時值,包括:

12、從所述路徑集合中選擇至少一條路徑作為目標路徑;

13、估算各所述目標路徑的延時值;

14、將所述目標路徑的延時值的平均值作為所述路徑集合的延時值。

15、在一種可能的實現(xiàn)中,路徑集合的延時值包括延遲最小值和延遲最大值,所述基于所述路徑集合中目標路徑的延時值,獲取所述路徑集合的延時值,包括:

16、從所述路徑集合中選擇至少一條路徑作為目標路徑;

17、估算各所述目標路徑的延時值的最大值和最小值;

18、將第一目標路徑的延遲值的最小值作為所述路徑集合的延遲最小值,所述第一目標路徑為在所述目標路徑中,延遲值的最小值最小的路徑;

19、將第二目標路徑的延遲值的最大值作為所述路徑集合的延遲最大值,所述第二目標路徑為在所述目標路徑中,延遲值的最大值最大的路徑。

20、在一種可能的實現(xiàn)中,對于所述保持時間條件,將各個所述路徑集合按照延時值從小到大排序得到第一路徑集合序列,包括:

21、對于所述保持時間條件,將各個所述路徑集合按照最小延時值從小到大排序得到第一路徑集合序列;

22、所述對于所述建立時間條件,將各個所述路徑集合按照延時值從大到小排序得到第二路徑集合序列,包括:

23、對于所述建立時間條件,將各個所述路徑集合按照最大延時值從大到小排序得到第二路徑集合序列。

24、在一種可能的實現(xiàn)中,按照在所述時序條件對應的路徑集合序列中序位從小到大,判斷所述路徑集合中每一條路徑是否滿足所述時序條件,直至所述路徑集合中不存在不滿足所述時序條件的路徑,輸出所述芯片電路的時序分析結(jié)果,包括:

25、按照在所述第一路徑集合序列中序位從小到大,判斷各所述路徑集合中每一條路徑是否滿足所述保持時間條件,直至確定連續(xù)預設(shè)集合數(shù)量的所述路徑集合中不存在不滿足所述保持時間條件的路徑時,得到所述芯片電路的保持時間分析結(jié)果,所述保持時間分析結(jié)果包括不滿足所述保持時間條件的路徑;

26、按照在所述第二路徑集合序列中序位從小到大,判斷各所述路徑集合中每一條路徑是否滿足所述建立時間條件,直至確定連續(xù)預設(shè)集合數(shù)量的所述路徑集合中不存在不滿足建立時間條件的路徑時得到所述芯片電路的建立時間分析結(jié)果,所述建立時間分析結(jié)果包括不滿足所述建立時間條件的路徑;

27、獲取所述芯片電路的時序分析結(jié)果,所述時序分析結(jié)果包括所述保持時間分析結(jié)果和所述建立時間分析結(jié)果。

28、本技術(shù)第二方面提供一種芯片電路的時序分析裝置,包括:

29、路徑集合劃分單元,從待分析的芯片電路的電路網(wǎng)表中提取同構(gòu)路徑,得到多個路徑集合;

30、延時特征計算單元,用于對于每一個所述路徑集合,基于所述路徑集合中目標路徑的延時值,獲取所述路徑集合的延時值,所述目標路徑包括至少一條路徑;

31、集合排序單元,用于基于各個所述路徑集合的延時值與滿足預設(shè)的時序條件的難度的相關(guān)關(guān)系,將所述路徑集合按照滿足所述時序條件的難度從大到小排序,得到路徑集合序列;

32、時序分析單元,用于按照在所述時序條件對應的路徑集合序列中序位從小到大,判斷所述路徑集合中每一條路徑是否滿足所述時序條件,直至所述路徑集合中不存在不滿足所述時序條件的路徑,輸出所述芯片電路的時序分析結(jié)果,所述芯片電路的時序分析結(jié)果包括所有不滿足所述時序條件的路徑。

33、本技術(shù)第三方面提供一種計算機程序產(chǎn)品,包括計算機可讀指令,當所述計算機可讀指令在電子設(shè)備上運行時,使得所述電子設(shè)備實現(xiàn)上述第一方面或第一方面任一實現(xiàn)方式的芯片電路的時序分析方法。

34、本技術(shù)第四方面提供一種電子設(shè)備,包括至少一個處理器和與所述處理器連接的存儲器,其中:

35、所述存儲器用于存儲計算機程序;

36、所述處理器用于執(zhí)行所述計算機程序,以使所述電子設(shè)備能夠?qū)崿F(xiàn)上述第一方面或第一方面任一實現(xiàn)方式的芯片電路的時序分析方法。

37、本技術(shù)第五方面提供一種計算機存儲介質(zhì),所述存儲介質(zhì)承載有一個或多個計算機程序,當所述一個或多個計算機程序被電子設(shè)備執(zhí)行時,能夠使所述電子設(shè)備上述第一方面或第一方面任一實現(xiàn)方式的芯片電路的時序分析方法。

38、借由上述技術(shù)方案,本技術(shù)提供的一種芯片電路的時序分析方法及相關(guān)裝置,從待分析的芯片電路的電路網(wǎng)表中提取同構(gòu)路徑,得到多個路徑集合,對于每一個路徑集合,基于路徑集合中目標路徑的延時值,獲取路徑集合的延時值,基于各個路徑集合的延時值與滿足時序條件的難度的相關(guān)關(guān)系,將路徑集合按照滿足時序條件的難度從大到小排序,得到路徑集合序列,按照在時序條件對應的路徑集合序列中序位從小到大,判斷路徑集合中每一條路徑是否滿足時序條件,直至路徑集合中不存在不滿足時序條件的路徑,輸出芯片電路的時序分析結(jié)果,芯片電路的時序分析結(jié)果包括不滿足時序條件的路徑,由于,與滿足時序條件的難度存在相關(guān)關(guān)系的路徑延時值的計算復雜度低于時序條件分析的復雜度,且芯片電路中不滿足時序條件的路徑占比很小,因此基于延時值即可將路徑集合按照滿足時序條件的難度從大到小排序,路徑集合序列中序位小的路徑集合中的路徑滿足時序條件的難度大于序位大的路徑集合中的路徑,因此,按照難度從大到小進行時序條件分析,直至路徑集合中不存在不滿足時序條件的路徑停止時序分析,無需對所有路徑集合中的路徑進行時序分析,即可得到芯片電路的時序分析結(jié)果,由此,本技術(shù)實施例提供的芯片電路的時序分析方法減少時序分析的路徑數(shù)量,提高了芯片電路時序分析的速度。

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