技術(shù)特征：

1.一種fpga測(cè)試數(shù)據(jù)采集方法，其特征在于，應(yīng)用于現(xiàn)場(chǎng)可編程門(mén)陣列fpga，所述fpga與調(diào)試機(jī)相連，所述方法包括：

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述配置信息還表示觸發(fā)位置，所述觸發(fā)位置為滿足所述終止條件的時(shí)鐘周期中采集的信號(hào)數(shù)據(jù)在所述測(cè)試數(shù)據(jù)中的次序；

3.根據(jù)權(quán)利要求1所述的方法，其特征在于，在一個(gè)時(shí)鐘周期中采集的信號(hào)數(shù)據(jù)的數(shù)據(jù)量大于一個(gè)ram的數(shù)據(jù)位寬的情況下，所述將所采集的信號(hào)數(shù)據(jù)存儲(chǔ)于所述fpga中的隨機(jī)存儲(chǔ)器ram內(nèi)，包括：

4.根據(jù)權(quán)利要求1-3中任一項(xiàng)所述的方法，其特征在于，所述終止條件包括一個(gè)或多個(gè)觸發(fā)條件；

5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述觸發(fā)條件包括：信號(hào)值、觸發(fā)門(mén)限、所述信號(hào)值和觸發(fā)門(mén)限之間的關(guān)系符。

6.一種fpga，其特征在于，所述現(xiàn)場(chǎng)可編程門(mén)陣列fpga與調(diào)試機(jī)相連，所述fpga用于執(zhí)行以下操作：

7.一種fpga測(cè)試數(shù)據(jù)采集裝置，其特征在于，應(yīng)用于現(xiàn)場(chǎng)可編程門(mén)陣列fpga，所述fpga與調(diào)試機(jī)相連，所述裝置包括：

8.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其特征在于，所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)內(nèi)存儲(chǔ)有計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)權(quán)利要求1-5任一所述的方法步驟。

技術(shù)總結(jié)
本申請(qǐng)實(shí)施例提供了一種FPGA測(cè)試數(shù)據(jù)采集方法、FPGA及裝置，涉及測(cè)試技術(shù)領(lǐng)域，應(yīng)用于FPGA，上述方法包括：接收調(diào)試機(jī)發(fā)送的配置信息；其中，配置信息表示信號(hào)數(shù)據(jù)采集的終止條件、采樣深度；采集FPGA所處理的信號(hào)數(shù)據(jù)，將所采集的信號(hào)數(shù)據(jù)存儲(chǔ)于FPGA中的RAM內(nèi)；從所采集的信號(hào)數(shù)據(jù)滿足終止條件起，延時(shí)停止信號(hào)數(shù)據(jù)采集；從RAM中存儲(chǔ)的信號(hào)數(shù)據(jù)內(nèi)讀取測(cè)試數(shù)據(jù)；其中，測(cè)試數(shù)據(jù)為連續(xù)采集的、在采樣深度個(gè)時(shí)鐘周期中采集的信號(hào)數(shù)據(jù)，測(cè)試數(shù)據(jù)中包含在滿足終止條件的時(shí)鐘周期中采集的信號(hào)數(shù)據(jù)；根據(jù)測(cè)試數(shù)據(jù)生成測(cè)試文件，向調(diào)試機(jī)發(fā)送測(cè)試文件。應(yīng)用本申請(qǐng)實(shí)施例提供的方案能夠降低FPGA的調(diào)試成本。

技術(shù)研發(fā)人員：謝寶婷
受保護(hù)的技術(shù)使用者：新華三技術(shù)有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/2