本發(fā)明屬于半導(dǎo)體，具體涉及一種優(yōu)化集成電路離子注入工藝參數(shù)的方法。

背景技術(shù)：

1、離子注入技術(shù)是一種在20世紀(jì)60年代開(kāi)始發(fā)展的半導(dǎo)體摻雜工藝。在集成電路生產(chǎn)制造過(guò)程中，許多摻雜工序都采用離子注入技術(shù)。例如，在絕緣體上硅襯底(silicon-on-insulator,soi)材料制備工藝中，通常通過(guò)高能量、高濃度氧離子注入形成埋氧化層；在集成電路制造中的隔離工序中，為了防止寄生溝道，會(huì)采用的溝道截?cái)嗉夹g(shù)；在調(diào)整閾值電壓時(shí)，采用溝道摻雜；離子注入還用于形成n型和p型mosfet(metal?oxide?semiconductorfield?effect?transistor，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)器件的阱以及源漏區(qū)域，進(jìn)而構(gòu)成cmos(互補(bǔ)金屬氧化物半導(dǎo)體，complementary?metal?oxide?semiconductor)器件；以及對(duì)淺結(jié)部分的摻雜等。這一系列關(guān)鍵工序都依賴(lài)于離子注入技術(shù)。

2、然而，傳統(tǒng)的cmos離子注入工藝存在諸多局限性。工藝參數(shù)的調(diào)整和優(yōu)化通常需要較長(zhǎng)的實(shí)驗(yàn)周期和較高的測(cè)試成本，且離子注入工藝recipe(即工藝參數(shù))的建立高度依賴(lài)于工程師的經(jīng)驗(yàn)和物理理論公式。隨著集成電路向更高集成度、更小尺寸和更復(fù)雜結(jié)構(gòu)的發(fā)展，這些傳統(tǒng)方法難以滿(mǎn)足日益嚴(yán)格的制造標(biāo)準(zhǔn)。例如，隨著摻雜區(qū)域尺寸的減小，離子注入過(guò)程中的溝道效應(yīng)和散射現(xiàn)象變得更加復(fù)雜，對(duì)工藝控制的精細(xì)度要求越來(lái)越高。

3、因此，亟需一種能夠?qū)崿F(xiàn)更加精確的工藝控制的方法。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明的第一個(gè)目的是針對(duì)現(xiàn)有技術(shù)的不足，提供一種優(yōu)化集成電路離子注入工藝參數(shù)的方法，通過(guò)使用sentaurus?tcad軟件對(duì)mosfet邏輯器件進(jìn)行結(jié)構(gòu)建模、仿真和電學(xué)參數(shù)提取，構(gòu)建出大規(guī)模的離子注入與器件電學(xué)性質(zhì)參數(shù)關(guān)系數(shù)據(jù)集，結(jié)合神經(jīng)網(wǎng)絡(luò)算法模型，實(shí)現(xiàn)離子注入工藝recipe的快速迭代優(yōu)化，有助于提高器件的功能性能、良率和穩(wěn)定性，加快器件研發(fā)速度，并推動(dòng)智能制造技術(shù)在集成電路制造領(lǐng)域的應(yīng)用和發(fā)展。

2、為了實(shí)現(xiàn)上述目的，本發(fā)明采用以下技術(shù)方案：

3、步驟s1、利用sentaurus?tcad軟件的工藝仿真模塊(sentaurus?process)對(duì)cmos器件的前段工藝進(jìn)行仿真，所述前段工藝包括以下步驟：襯底初始化、形成淺槽隔離、p/n型阱注入、生長(zhǎng)柵氧和多晶硅柵、生長(zhǎng)第一層側(cè)墻、ldd(lightly?dopeddrain，輕摻雜漏)離子注入、halo(暈環(huán))離子注入、生長(zhǎng)第二層側(cè)墻與源漏離子注入、金屬硅化物形成源漏接觸；改變halo離子注入步驟中的工藝參數(shù)，得到仿真cmos器件；

4、步驟s2、利用sentaurus?tcad軟件的器件仿真模塊(sentaurus?device)對(duì)步驟s1所得仿真cmos器件的電學(xué)性質(zhì)求解，得到電學(xué)數(shù)據(jù)；

5、步驟s3、對(duì)工藝參數(shù)和電學(xué)數(shù)據(jù)進(jìn)行預(yù)處理并構(gòu)建數(shù)據(jù)集，然后劃分為訓(xùn)練集、驗(yàn)證集和測(cè)試集；

6、步驟s4、構(gòu)建殘差神經(jīng)網(wǎng)絡(luò)模型，利用數(shù)據(jù)集對(duì)殘差神經(jīng)網(wǎng)絡(luò)模型進(jìn)行訓(xùn)練、驗(yàn)證和測(cè)試，輸出優(yōu)化后的工藝參數(shù)。

7、進(jìn)一步地，所述工藝參數(shù)包括注入角度、注入能量和注入劑量。

8、進(jìn)一步地，所述電學(xué)數(shù)據(jù)包括器件閾值電壓(vth)、亞閾值電壓擺幅(ss)、飽和電流(idsat)、漏電流(ioff)、最大跨導(dǎo)(gm)、線性區(qū)電阻(rlin)和飽和區(qū)電阻(rsat)。

9、進(jìn)一步地，所述殘差神經(jīng)網(wǎng)絡(luò)模型采用resnet18模型。

10、進(jìn)一步地，步驟s2基于物理模型對(duì)電學(xué)性質(zhì)求解，所述物理模型包括載流子輸運(yùn)模型(carrier?transport?model)、密度梯度模型(density?gradient?model)、漂移-擴(kuò)散模型(drift-diffusion?model)、遷移率模型(mobility?models)、反型層和積累層遷移率模型(inversion?and?accumulation?layer?mobility?model)、高場(chǎng)速度飽和模型(high-field?saturation?models)、srh(shockley-read-hall)復(fù)合模型和雪崩擊穿模型(avalanche?model)。

11、本發(fā)明的第二個(gè)目的是提供一種實(shí)現(xiàn)上述方法的集成電路離子注入工藝參數(shù)優(yōu)化系統(tǒng)，包括以下模塊：

12、數(shù)據(jù)仿真模塊，用于仿真cmos器件的制造過(guò)程，獲取電學(xué)數(shù)據(jù)和工藝參數(shù)；

13、數(shù)據(jù)預(yù)處理模塊，用于對(duì)電學(xué)數(shù)據(jù)和工藝參數(shù)進(jìn)行預(yù)處理；

14、工藝參數(shù)優(yōu)化模塊，將預(yù)處理后的電學(xué)數(shù)據(jù)和工藝參數(shù)輸入優(yōu)化后的殘差神經(jīng)網(wǎng)絡(luò)模型，得到優(yōu)化后的工藝參數(shù)。

15、本發(fā)明的第三個(gè)目的是提供一種電子設(shè)備，包括處理器和存儲(chǔ)器，所述存儲(chǔ)器存儲(chǔ)有能夠被所述處理器執(zhí)行的機(jī)器可執(zhí)行指令，所述處理器執(zhí)行所述機(jī)器可執(zhí)行指令以實(shí)現(xiàn)上述方法。

16、本發(fā)明的第四個(gè)目的是提供一種機(jī)器可讀存儲(chǔ)介質(zhì)，該機(jī)器可讀存儲(chǔ)介質(zhì)存儲(chǔ)有機(jī)器可執(zhí)行指令，該機(jī)器可執(zhí)行指令在被處理器調(diào)用和執(zhí)行時(shí)，機(jī)器可執(zhí)行指令促使處理器實(shí)現(xiàn)上述方法。

17、與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果在于：

18、本發(fā)明通過(guò)tcad仿真在虛擬環(huán)境中快速、自動(dòng)地迭代優(yōu)化工藝參數(shù)，大幅減少實(shí)驗(yàn)周期和測(cè)試成本，結(jié)合深度學(xué)習(xí)模型，可以在復(fù)雜條件下對(duì)工藝參數(shù)進(jìn)行高精度的優(yōu)化，實(shí)現(xiàn)對(duì)工藝控制的精細(xì)化要求，快速完成多次優(yōu)化迭代，大幅加快器件的研發(fā)速度，縮短產(chǎn)品的上市時(shí)間。

19、本發(fā)明方法通過(guò)深度學(xué)習(xí)模型對(duì)工藝recipe的優(yōu)化，可以提高器件的功能性能、良率和穩(wěn)定性。通過(guò)對(duì)大量仿真數(shù)據(jù)的學(xué)習(xí)和分析，神經(jīng)網(wǎng)絡(luò)模型能夠識(shí)別出最優(yōu)的工藝參數(shù)組合，避免人為經(jīng)驗(yàn)不足或物理理論公式不夠精確帶來(lái)的誤差。

20、本發(fā)明方法不僅提升了離子注入工藝的優(yōu)化效率和精度，還推動(dòng)了智能制造技術(shù)在集成電路制造領(lǐng)域的應(yīng)用。通過(guò)深度學(xué)習(xí)算法和tcad仿真技術(shù)的結(jié)合，實(shí)現(xiàn)了工藝優(yōu)化的自動(dòng)化和智能化，為集成電路智能制造提供了新的技術(shù)手段。

技術(shù)特征：

1.一種優(yōu)化集成電路離子注入工藝參數(shù)的方法，其特征在于，所述方法包括以下步驟：

2.根據(jù)權(quán)利要求1所述的優(yōu)化集成電路離子注入工藝參數(shù)的方法，其特征在于，所述工藝參數(shù)包括注入角度、注入能量和注入劑量。

3.根據(jù)權(quán)利要求1所述的優(yōu)化集成電路離子注入工藝參數(shù)的方法，其特征在于，所述電學(xué)數(shù)據(jù)包括器件閾值電壓vth、亞閾值電壓擺幅ss、飽和電流idsat、漏電流ioff、最大跨導(dǎo)gm、線性區(qū)電阻rlin和飽和區(qū)電阻rsat。

4.根據(jù)權(quán)利要求1所述的優(yōu)化集成電路離子注入工藝參數(shù)的方法，其特征在于，所述殘差神經(jīng)網(wǎng)絡(luò)模型采用resnet18模型。

5.根據(jù)權(quán)利要求1所述的優(yōu)化集成電路離子注入工藝參數(shù)的方法，其特征在于，步驟s2具體是基于物理模型對(duì)仿真cmos器件的電學(xué)性質(zhì)求解獲得電學(xué)數(shù)據(jù)，所述物理模型包括載流子輸運(yùn)模型、密度梯度模型、漂移-擴(kuò)散模型、遷移率模型、反型層和積累層遷移率模型、高場(chǎng)速度飽和模型、shockley-read-hall復(fù)合模型和雪崩擊穿模型。

6.一種實(shí)現(xiàn)權(quán)利要求1-5任一項(xiàng)所述方法的集成電路離子注入工藝參數(shù)優(yōu)化系統(tǒng)，其特征在于，包括以下模塊：

7.一種電子設(shè)備，其特征在于，包括處理器和存儲(chǔ)器，所述存儲(chǔ)器存儲(chǔ)有能夠被所述處理器執(zhí)行的機(jī)器可執(zhí)行指令，所述處理器執(zhí)行所述機(jī)器可執(zhí)行指令以實(shí)現(xiàn)權(quán)利要求1-5任一項(xiàng)所述方法。

8.一種機(jī)器可讀存儲(chǔ)介質(zhì)，其特征在于，該機(jī)器可讀存儲(chǔ)介質(zhì)存儲(chǔ)有機(jī)器可執(zhí)行指令，該機(jī)器可執(zhí)行指令在被處理器調(diào)用和執(zhí)行時(shí)，機(jī)器可執(zhí)行指令促使處理器實(shí)現(xiàn)權(quán)利要求1-5任一項(xiàng)所述方法。

技術(shù)總結(jié)
本發(fā)明公開(kāi)一種優(yōu)化集成電路離子注入工藝參數(shù)的方法，包括以下步驟：利用Sentaurus?TCAD軟件的Sentaurus?Process對(duì)CMOS器件的前段工藝進(jìn)行仿真，改變其中Halo離子注入步驟中的工藝參數(shù)，得到仿真CMOS器件；然后利用該軟件中的Sentaurus?Device對(duì)仿真CMOS器件的電學(xué)性質(zhì)進(jìn)行數(shù)值求解，得到電學(xué)數(shù)據(jù)；利用工藝參數(shù)和電學(xué)數(shù)據(jù)對(duì)殘差神經(jīng)網(wǎng)絡(luò)模型進(jìn)行訓(xùn)練、驗(yàn)證和測(cè)試，優(yōu)化殘差神經(jīng)網(wǎng)絡(luò)模型參數(shù)，最后得到優(yōu)化的工藝參數(shù)。本發(fā)明方法不僅提升了離子注入工藝參數(shù)的優(yōu)化效率和精度，還通過(guò)深度學(xué)習(xí)算法和TCAD仿真技術(shù)的結(jié)合，實(shí)現(xiàn)了工藝優(yōu)化的自動(dòng)化和智能化。

技術(shù)研發(fā)人員：龔濤,方文章,馬奕濤,綦殿禹,倪東,王春亞,高大為
受保護(hù)的技術(shù)使用者：浙江大學(xué)
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/2