本申請屬于通信，特別涉及一種基于fec的自適應的serdes架構及其功耗調節(jié)方法。

背景技術：

1、一直以來，功耗都是芯片應用過程中的重要參數(shù)指標之一。隨著技術的發(fā)展，芯片的設計尺寸越來越小，集成度也越來越高，隨之而來的是芯片的功耗密度也越來越高，特別是進入finfet工藝以后，芯片的散熱問題越來越成為制約芯片集成度繼續(xù)提高的一個重要影響因素。

2、在高集成度、高功耗密度的通訊、計算領域芯片中，serdes(serial-deserial，并串-串并轉換器)ip的功耗一直都是功耗占比中的重要組成部分，特別是其中的交換類、路由類高帶寬芯片，由于信號帶寬大，使用的serdes端口多，serdes的功耗占比甚至可以超過50％。因此，盡可能地降低單位帶寬下的serdes功耗，是解決芯片散熱問題時需要不斷持續(xù)努力的重要方向之一。

3、在serdes的電路設計過程中，典型的電路模塊都會設計不同的功耗檔位，比如，afe(aanlog?front?end，模擬前端)的電流檔位可調，adc(analog?to?digital?converter，模數(shù)轉換器)的bit位數(shù)的檔位可調，regulator輸出電壓vreg檔位可調等，這樣就可以實現(xiàn)在不同的鏈路應用場景、不同的性能要求下，可以使用不同的功耗配置檔位，從而能夠根據(jù)場景的不同而實現(xiàn)最省功耗的目的。

4、但是在產品化的過程中，serdes的應用場景通常非常復雜，同樣的serdes芯片通道在不同的應用中鏈路情況可能千差萬別，在芯片研發(fā)時很難去清晰地定義哪些場景是使用哪些檔位的功耗配置。而且由于芯片的pvt條件的不同，導致serdes本身的性能也會有不小的波動，從而功耗檔位配置的具體落地方案更加困難。

5、因此需要一種性能更高、調節(jié)更靈活的功耗調節(jié)方式。

技術實現(xiàn)思路

1、本申請的目的在于提供一種基于fec(forward?error?correction，前向糾錯)的自適應的serdes架構及其功耗調節(jié)方法，旨在解決最大限度地節(jié)省serdes在不同場景下所使用的功耗。

2、根據(jù)本申請的第一方面，提供了一種基于fec的自適應的serdes架構，包括模擬前端、模數(shù)轉換器、數(shù)字信號處理器、發(fā)送側前向糾錯編碼器、接收側前向糾錯解碼器、微程序控制器、鎖相環(huán)、數(shù)模轉換器和前向均衡器，其中，

3、所述模擬前端用于對輸入信號進行初步碼間干擾補償；

4、所述模數(shù)轉換器用于將所述模擬前端初步碼間干擾補償后的信號轉換成數(shù)字信號；

5、所述數(shù)字信號處理器用于對所述模數(shù)轉換器數(shù)字化后的數(shù)字信號進行進一步碼間干擾補償，然后把輸入信號中的數(shù)據(jù)恢復出來；

6、所述發(fā)送側前向糾錯編碼器對傳輸數(shù)據(jù)添加額外的錯誤校正碼對數(shù)據(jù)進行編碼；

7、所述接收側前向糾錯解碼器對所述傳輸數(shù)據(jù)進行解碼，通過添加的所述錯誤校正碼來識別并修正在數(shù)據(jù)傳輸過程中出現(xiàn)的錯誤；

8、所述微程序控制器用于對所述發(fā)送側前向糾錯編碼器和所述接收側前向糾錯解碼器進行實時監(jiān)控，并且回讀所述發(fā)送側前向糾錯編碼器和所述接收側前向糾錯解碼器的日志信息；

9、所述鎖相環(huán)用于產生一個高速高性能的本地時鐘；

10、所述數(shù)模轉換器用于本端高速信號的發(fā)送；

11、所述前向均衡器用于對本端發(fā)送的高速信號進行信號質量的預補償。

12、在可選的實施方式中，所述微程序控制器包括功耗控制算法模塊，所述功耗控制算法模塊包括比較器、累加器、閾值比較器、累加器和查找表。

13、在可選的實施方式中，所述微程序控制器中包含fw軟件模塊，用于處理日志信息。

14、在可選的實施方式中，所述微程序控制器對所述模擬前端、鎖相環(huán)、模數(shù)轉換器和數(shù)字信號處理器的功耗進行控制。

15、在可選的實施方式中，所述微程序控制器根據(jù)數(shù)據(jù)信號的margin狀態(tài)，動態(tài)調節(jié)模擬前端和鎖相環(huán)的bias電流檔位、clock路徑的vreg電壓檔位、模數(shù)轉換器的bit位寬檔位和數(shù)字信號處理器的計算精度檔位實現(xiàn)功耗控制。

16、根據(jù)本申請的第二方面，提供了一種基于fec的自適應的serdes架構的功耗調節(jié)方法，包括以下步驟：

17、發(fā)送側前向糾錯編碼器對傳輸數(shù)據(jù)添加額外的錯誤校正碼對數(shù)據(jù)進行編碼；傳輸數(shù)據(jù)到達接收側后，接收側前向糾錯解碼器對所述傳輸數(shù)據(jù)進行解碼，通過添加的錯誤校正碼來識別并修正在數(shù)據(jù)傳輸過程中出現(xiàn)的錯誤；

18、微程序控制器對發(fā)送側前向糾錯編碼器和接收側前向糾錯解碼器進行監(jiān)控，并對其中的日志信息進行回讀和分析，獲取鏈路最大符號糾錯的代碼數(shù)據(jù)；

19、根據(jù)所獲取的鏈路最大符號糾錯的代碼數(shù)據(jù)評估鏈路的margin狀態(tài)，根據(jù)margin狀態(tài)動態(tài)地調整serdes中主要功能模塊的功耗檔位。

20、在可選的實施方式中，所述根據(jù)margin狀態(tài)動態(tài)地調整serdes中主要功能模塊的功耗檔位包括調整afe/pll等模塊的bias電流檔位、clock路徑的vreg電壓檔位、adc的bit位寬檔位以及dsp的計算精度檔位。

21、在可選的實施方式中，所述微程序控制器采用內置的fw軟件處理算法對其中的日志信息進行分析。

22、在可選的實施方式中，所述fw軟件處理算法包括低通濾波處理。

23、在可選的實施方式中，所述微程序控制器在獲取鏈路最大符號糾錯的代碼數(shù)據(jù)后，對代碼數(shù)據(jù)進行算法處理，所述算法處理包括比較算法、累加算法、閾值比較、累加器和查找表。

24、相比于相關技術，本申請的技術方案至少具備以下優(yōu)點：

25、本申請的基于fec的自適應的serdes架構能夠兼容典型的高速serdes的實現(xiàn)架構，不會增加太多額外的代價。本申請能夠自適應平衡serdes的信號質量和功耗，可實現(xiàn)在不同的產品場景和芯片不同的pvt狀態(tài)情況下均具有很好的適用性。同時，由于采用軟件控制的方式，本申請的優(yōu)化調試也非常靈活。

26、本申請的其它特征和優(yōu)點將在隨后的說明書中闡述，并且部分地從說明書中變得顯而易見，或者通過實施本申請而了解。本申請的目的和其他優(yōu)點可以通過在說明書以及附圖中所指出的結構和流程來實現(xiàn)和獲取。

技術特征：

1.一種基于fec的自適應的serdes架構，其特征在于，包括模擬前端、模數(shù)轉換器、數(shù)字信號處理器、發(fā)送側前向糾錯編碼器、接收側前向糾錯解碼器、微程序控制器、鎖相環(huán)、數(shù)模轉換器和前饋均衡器，其中，

2.如權利要求1中所述的基于fec的自適應的serdes架構，其特征在于，所述微程序控制器包括功耗控制算法模塊，所述功耗控制算法模塊包括比較器、累加器、閾值比較器、累加器和查找表。

3.如權利要求1中所述的基于fec的自適應的serdes架構，其特征在于，所述微程序控制器中包含fw軟件模塊，用于處理日志信息。

4.如權利要求1中所述的基于fec的自適應的serdes架構，其特征在于，所述微程序控制器對所述模擬前端、鎖相環(huán)、模數(shù)轉換器和數(shù)字信號處理器的功耗進行控制。

5.如權利要求1中所述的基于fec的自適應的serdes架構，其特征在于，所述微程序控制器根據(jù)數(shù)據(jù)信號的margin狀態(tài)，動態(tài)調節(jié)模擬前端和鎖相環(huán)的bias電流檔位、clock路徑的vreg電壓檔位、模數(shù)轉換器的bit位寬檔位和數(shù)字信號處理器的計算精度檔位實現(xiàn)功耗控制。

6.一種采用如權利要求1-5任一項所述基于fec的自適應的serdes架構的功耗調節(jié)方法，其特征在于，包括以下步驟：

7.根據(jù)權利要求6所述基于fec的自適應的serdes架構的功耗調節(jié)方法，其特征在于，所述根據(jù)margin狀態(tài)動態(tài)地調整serdes中主要功能模塊的功耗檔位包括調整模擬前端、鎖相環(huán)模塊的bias電流檔位、clock路徑的vreg電壓檔位、模數(shù)轉換器的bit位寬檔位以及數(shù)字信號處理器的計算精度檔位。

8.根據(jù)權利要求6所述基于fec的自適應的serdes架構的功耗調節(jié)方法，其特征在于，所述微程序控制器采用內置的fw軟件處理算法對其中的日志信息進行分析。

9.根據(jù)權利要求8所述基于fec的自適應的serdes架構的功耗調節(jié)方法，其特征在于，所述fw軟件處理算法包括低通濾波處理。

10.根據(jù)權利要求6所述基于fec的自適應的serdes架構的功耗調節(jié)方法，其特征在于，所述微程序控制器在獲取鏈路最大符號糾錯的代碼數(shù)據(jù)后，對代碼數(shù)據(jù)進行算法處理，所述算法處理包括比較算法、累加算法、閾值比較、累加器和查找表。

技術總結
本申請?zhí)峁┝艘环N基于FEC的自適應的SerDes架構及功耗調節(jié)方法，包括模擬前端、模數(shù)轉換器、數(shù)字信號處理器、發(fā)送側前向糾錯編碼器、接收側前向糾錯解碼器、微程序控制器等，其中發(fā)送側前向糾錯編碼器對傳輸數(shù)據(jù)添加額外的錯誤校正碼對數(shù)據(jù)進行編碼；接收側前向糾錯解碼器對傳輸數(shù)據(jù)進行解碼，通過添加的所述錯誤校正碼來識別并修正在數(shù)據(jù)傳輸過程中出現(xiàn)的錯誤；微程序控制器用于對發(fā)送側前向糾錯編碼器和接收側前向糾錯解碼器進行實時監(jiān)控，并且回讀發(fā)送側前向糾錯編碼器和接收側前向糾錯解碼器的日志信息。本申請技術方案能夠自適應平衡SerDes的信號質量和功耗，在不同產品場景和芯片不同PVT狀態(tài)情況下均具有很好的適用性。

技術研發(fā)人員：劉志惠,喬熠暉,劉冰洋,劉少華,劉磊,操禮程
受保護的技術使用者：無錫眾星微系統(tǒng)技術有限公司
技術研發(fā)日：
技術公布日：2025/1/28