本發(fā)明涉及集成電路，尤其涉及一種時序簽核方法及裝置、電子設(shè)備、存儲介質(zhì)。

背景技術(shù)：

1、芯片在委托晶圓廠進(jìn)行加工前，需要進(jìn)行時序簽核(timing?sign?off?)。時序簽核是指對芯片設(shè)計的時序進(jìn)行檢查，以滿足不同pvt（process?voltage?temperature，工藝電壓溫度）場景下芯片能夠正常工作。

2、對于2d（二維）芯片，如何進(jìn)行時序簽核已經(jīng)存在較為成熟的標(biāo)準(zhǔn)。而對于2.5d、3d等立體集成的芯片，由于芯片是由至少兩顆晶粒立體集成的，因此，如何對這樣的芯片進(jìn)行時序簽核尚未有明確的簽核標(biāo)準(zhǔn)。

技術(shù)實現(xiàn)思路

1、有鑒于此，本發(fā)明實施例提供一種時序簽核方法及裝置、電子設(shè)備、存儲介質(zhì)，能夠在保證時序簽核所需時間以及時序裕量的情況下，對立體集成芯片進(jìn)行有效時序簽核。

2、第一方面，本發(fā)明實施例提供一種時序簽核方法，包括：生成待簽核芯片的備選簽核策略集合，所述待簽核芯片通過至少兩顆晶粒的立體集成得到，所述備選簽核策略集合包括至少一條備選簽核策略，其中，每條所述備選簽核策略包括所述待簽核芯片中的每顆晶粒所采用的時序標(biāo)準(zhǔn)差計算模型；每顆晶粒所采用的時序標(biāo)準(zhǔn)差計算模型從該晶粒對應(yīng)的可選模型中選擇得到，所述待簽核芯片中存在至少一顆多模型晶粒，該多模型晶粒對應(yīng)的所述可選模型的數(shù)量大于1；對于每條所述備選簽核策略，根據(jù)該條備選簽核策略中各晶粒所采用的所述時序標(biāo)準(zhǔn)差計算模型，確定該條備選簽核策略下對應(yīng)的芯片簽核場景數(shù)及對應(yīng)的芯片標(biāo)準(zhǔn)差，其中，所述芯片簽核場景數(shù)為對所述待簽核芯片進(jìn)行時序簽核時需要處理的簽核場景的數(shù)量；所述芯片標(biāo)準(zhǔn)差為所述待簽核芯片的時序參數(shù)的標(biāo)準(zhǔn)差；根據(jù)每條所述備選簽核策略所對應(yīng)的所述芯片簽核場景數(shù)及所對應(yīng)的所述芯片標(biāo)準(zhǔn)差，從所述備選簽核策略集合中選擇一條所述備選簽核策略作為目標(biāo)策略；根據(jù)所述目標(biāo)策略對所述待簽核芯片進(jìn)行時序簽核。

3、在一種實施方式中，所述生成待簽核芯片的備選簽核策略集合包括：分別獲取所述待簽核芯片所包含的晶粒的數(shù)量以及每顆晶粒的所述時序標(biāo)準(zhǔn)差計算模型所對應(yīng)的各所述可選模型；根據(jù)所述待簽核芯片所包含的晶粒的數(shù)量以及每顆晶粒的所述時序標(biāo)準(zhǔn)差計算模型所對應(yīng)的各所述可選模型，確定待生成的所述備選簽核策略集合所包含的所述備選簽核策略的數(shù)量，以及待生成的所述備選簽核策略集合中，每條所述備選簽核策略下，各所述晶粒所采用的時序標(biāo)準(zhǔn)差計算模型；根據(jù)待生成的所述備選簽核策略集合所包含的所述備選簽核策略的數(shù)量，以及待生成的所述備選簽核策略集合中，每條所述備選簽核策略下，各所述晶粒所采用的時序標(biāo)準(zhǔn)差計算模型，生成所述備選簽核策略集合。

4、在一種實施方式中，所述備選簽核策略集合所包含的備選簽核策略的數(shù)量等于，所述待簽核芯片中各晶粒的時序標(biāo)準(zhǔn)差計算模型所對應(yīng)的可選模型的數(shù)量彼此相乘所得的乘積。

5、在一種實施方式中，所述多模型晶粒對應(yīng)的可選模型包括：第一模型、第二模型，所述第一模型包括計算晶粒的所述時序參數(shù)的總標(biāo)準(zhǔn)差，所述第二模型包括分別計算晶粒的所述時序參數(shù)的全局標(biāo)準(zhǔn)差和局部標(biāo)準(zhǔn)差。

6、在一種實施方式中，所述對于每條所述備選簽核策略，根據(jù)該條備選簽核策略中各晶粒所采用的所述時序標(biāo)準(zhǔn)差計算模型，確定該條備選簽核策略下對應(yīng)的芯片簽核場景數(shù)及對應(yīng)的芯片標(biāo)準(zhǔn)差包括：根據(jù)每條所述備選簽核策略中所述各晶粒所采用的時序標(biāo)準(zhǔn)差計算模型，確定該條備選簽核策略下，所述各晶粒各自的晶粒標(biāo)準(zhǔn)差；根據(jù)所述晶粒標(biāo)準(zhǔn)差與所述芯片標(biāo)準(zhǔn)差之間的預(yù)設(shè)函數(shù)關(guān)系，以及所述各晶粒各自的晶粒標(biāo)準(zhǔn)差，確定該條備選簽核策略對應(yīng)的所述芯片標(biāo)準(zhǔn)差；對于所述各晶粒中的每個晶粒，如果該晶粒采用的時序標(biāo)準(zhǔn)差計算模型為第一模型，確定該晶粒對應(yīng)的晶粒簽核場景數(shù)為第一場景數(shù)，如果該晶粒采用的時序標(biāo)準(zhǔn)差計算模型為第二模型，確定該晶粒對應(yīng)的晶粒簽核場景數(shù)為第二場景數(shù)；將所述待簽核芯片中的各晶粒所對應(yīng)的晶粒簽核場景數(shù)相乘，得到該條備選簽核策略下對應(yīng)的芯片簽核場景數(shù)。

7、在一種實施方式中，所述根據(jù)每條所述備選簽核策略中所述各晶粒所采用的時序標(biāo)準(zhǔn)差計算模型，確定該條備選簽核策略下，所述各晶粒各自的晶粒標(biāo)準(zhǔn)差包括：確定每條所述備選簽核策略下，所述待簽核芯片中采用所述第一模型的第一晶粒以及采用所述第二模型的第二晶粒；對每條所述備選簽核策略，根據(jù)所述第一模型確定每顆所述第一晶粒對應(yīng)的所述總標(biāo)準(zhǔn)差，并根據(jù)所述第二模型確定每顆所述第二晶粒對應(yīng)的所述全局標(biāo)準(zhǔn)差和所述局部標(biāo)準(zhǔn)差；所述根據(jù)所述晶粒標(biāo)準(zhǔn)差與所述芯片標(biāo)準(zhǔn)差之間的預(yù)設(shè)函數(shù)關(guān)系，以及所述各晶粒各自的晶粒標(biāo)準(zhǔn)差，確定該條備選簽核策略對應(yīng)的所述芯片標(biāo)準(zhǔn)差包括：對每條所述備選簽核策略，根據(jù)各所述第二晶粒所對應(yīng)的所述全局標(biāo)準(zhǔn)差的和，確定所述待簽核芯片的第一標(biāo)準(zhǔn)差，以及，根據(jù)各所述第一晶粒所對應(yīng)的所述總標(biāo)準(zhǔn)差的平方和、各所述第二晶粒所對應(yīng)的所述局部標(biāo)準(zhǔn)差的平方和，確定所述待簽核芯片的第二標(biāo)準(zhǔn)差；根據(jù)所述第一標(biāo)準(zhǔn)差和所述第二標(biāo)準(zhǔn)差確定所述待簽核芯片在所述備選簽核策略下對應(yīng)的所述芯片標(biāo)準(zhǔn)差。

8、在一種實施方式中，所述根據(jù)各所述第二晶粒所對應(yīng)的所述全局標(biāo)準(zhǔn)差的和，確定所述待簽核芯片的第一標(biāo)準(zhǔn)差包括：所述第一標(biāo)準(zhǔn)差等于各所述全局標(biāo)準(zhǔn)差與各自對應(yīng)的第一系數(shù)相乘，所得之積再求和，其中，所述第一系數(shù)為所述待簽核芯片的簽核通過條件中規(guī)定的每個晶粒對應(yīng)的所述全局標(biāo)準(zhǔn)差的倍數(shù)，所述全局標(biāo)準(zhǔn)差的倍數(shù)用于限定所述待簽核芯片簽核通過的情況下所允許的每個晶粒的全局偏差的波動范圍。

9、在一種實施方式中，所述根據(jù)各所述第一晶粒所對應(yīng)的所述總標(biāo)準(zhǔn)差的平方和、各所述第二晶粒所對應(yīng)的所述局部標(biāo)準(zhǔn)差的平方和，確定所述待簽核芯片的第二標(biāo)準(zhǔn)差包括：所述第二標(biāo)準(zhǔn)差等于各所述總標(biāo)準(zhǔn)差與各自對應(yīng)的第二系數(shù)的乘積的平方和，加各所述局部標(biāo)準(zhǔn)差與各自對應(yīng)的所述第二系數(shù)的乘積的平方和，所得之和求算術(shù)平方根，其中，所述第二系數(shù)為所述待簽核芯片的簽核通過條件中規(guī)定的每個晶粒對應(yīng)的所述局部標(biāo)準(zhǔn)差或所述總標(biāo)準(zhǔn)差的倍數(shù)，所述局部標(biāo)準(zhǔn)差或所述總標(biāo)準(zhǔn)差的倍數(shù)用于限定所述待簽核芯片簽核通過的情況下所允許的每個晶粒的局部偏差或總偏差的波動范圍。

10、在一種實施方式中，所述根據(jù)各所述第一晶粒所對應(yīng)的所述總標(biāo)準(zhǔn)差的平方和、各所述第二晶粒所對應(yīng)的所述局部標(biāo)準(zhǔn)差的平方和，確定所述待簽核芯片的第二標(biāo)準(zhǔn)差包括：確定各所述第二晶粒中待簽核的目標(biāo)路徑所包括的寄存器級數(shù)；在所述寄存器級數(shù)大于預(yù)設(shè)閾值的情況下，對所述目標(biāo)路徑所在的所述第二晶粒所對應(yīng)的所述局部標(biāo)準(zhǔn)差進(jìn)行調(diào)整，得到局部調(diào)整標(biāo)準(zhǔn)差；根據(jù)各所述第一晶粒所對應(yīng)的所述總標(biāo)準(zhǔn)差的平方和、各所述第二晶粒所對應(yīng)的所述局部調(diào)整標(biāo)準(zhǔn)差的平方和，確定所述待簽核芯片中的所述目標(biāo)路徑的第二標(biāo)準(zhǔn)差。

11、在一種實施方式中，所述第一場景數(shù)包括1個，所述第二場景數(shù)包括3個。

12、在一種實施方式中，所述根據(jù)每條所述備選簽核策略所對應(yīng)的所述芯片簽核場景數(shù)及所對應(yīng)的所述芯片標(biāo)準(zhǔn)差，從所述備選簽核策略集合中選擇一條所述備選簽核策略作為目標(biāo)策略包括：根據(jù)所述待簽核芯片的簽核需求、每條所述備選簽核策略所對應(yīng)的所述芯片簽核場景數(shù)及所對應(yīng)的所述芯片標(biāo)準(zhǔn)差，從所述備選簽核策略集合中選擇一條所述備選簽核策略作為目標(biāo)策略，其中，所述簽核需求包括以下至少一種：對所述待簽核芯片的設(shè)計裕度的需求、對所述待簽核芯片的簽核進(jìn)度的需求，對所述待簽核芯片的設(shè)計裕度的需求與所述芯片標(biāo)準(zhǔn)差相關(guān)，對所述待簽核芯片的簽核進(jìn)度的需求與所述芯片簽核場景數(shù)相關(guān)。

13、在一種實施方式中，所述根據(jù)所述目標(biāo)策略對所述待簽核芯片進(jìn)行時序簽核之后，所述方法還包括：對時序簽核后制造出的立體集成芯片進(jìn)行測試；根據(jù)測試結(jié)果調(diào)整所述芯片標(biāo)準(zhǔn)差與各所述晶粒的晶粒標(biāo)準(zhǔn)差之間的函數(shù)關(guān)系，其中，每顆所述晶粒的所述晶粒標(biāo)準(zhǔn)差與該晶粒所采用的所述時序標(biāo)準(zhǔn)差計算模型相關(guān)。

14、第二方面，本發(fā)明的實施例還提供一種時序簽核裝置，包括：生成單元，用于生成待簽核芯片的備選簽核策略集合，所述待簽核芯片通過至少兩顆晶粒的立體集成得到，所述備選簽核策略集合包括至少一條備選簽核策略，其中，每條所述備選簽核策略包括所述待簽核芯片中的每顆晶粒所采用的時序標(biāo)準(zhǔn)差計算模型；每顆晶粒所采用的時序標(biāo)準(zhǔn)差計算模型從該晶粒對應(yīng)的可選模型中選擇得到，所述待簽核芯片中存在至少一顆多模型晶粒，該多模型晶粒對應(yīng)的所述可選模型的數(shù)量大于1；確定單元，用于對于每條所述備選簽核策略，根據(jù)該條備選簽核策略中各晶粒所采用的所述時序標(biāo)準(zhǔn)差計算模型，確定該條備選簽核策略下對應(yīng)的芯片簽核場景數(shù)及對應(yīng)的芯片標(biāo)準(zhǔn)差，其中，所述芯片簽核場景數(shù)為對所述待簽核芯片進(jìn)行時序簽核時需要處理的簽核場景的數(shù)量；所述芯片標(biāo)準(zhǔn)差為所述待簽核芯片的時序參數(shù)的標(biāo)準(zhǔn)差；選擇單元，用于根據(jù)每條所述備選簽核策略所對應(yīng)的所述芯片簽核場景數(shù)及所對應(yīng)的所述芯片標(biāo)準(zhǔn)差，從所述備選簽核策略集合中選擇一條所述備選簽核策略作為目標(biāo)策略；簽核單元，用于根據(jù)所述目標(biāo)策略對所述待簽核芯片進(jìn)行時序簽核。

15、在一種實施方式中，所述生成單元包括：獲取模塊，用于分別獲取所述待簽核芯片所包含的晶粒的數(shù)量以及每顆晶粒的所述時序標(biāo)準(zhǔn)差計算模型所對應(yīng)的各所述可選模型；第一確定模塊，用于根據(jù)所述待簽核芯片所包含的晶粒的數(shù)量以及每顆晶粒的所述時序標(biāo)準(zhǔn)差計算模型所對應(yīng)的各所述可選模型，確定待生成的所述備選簽核策略集合所包含的所述備選簽核策略的數(shù)量，以及待生成的所述備選簽核策略集合中，每條所述備選簽核策略下，各所述晶粒所采用的時序標(biāo)準(zhǔn)差計算模型；生成模塊，用于根據(jù)待生成的所述備選簽核策略集合所包含的所述備選簽核策略的數(shù)量，以及待生成的所述備選簽核策略集合中，每條所述備選簽核策略下，各所述晶粒所采用的時序標(biāo)準(zhǔn)差計算模型，生成所述備選簽核策略集合。

16、在一種實施方式中，所述備選簽核策略集合所包含的備選簽核策略的數(shù)量等于，所述待簽核芯片中各晶粒的時序標(biāo)準(zhǔn)差計算模型所對應(yīng)的可選模型的數(shù)量彼此相乘所得的乘積。

17、在一種實施方式中，所述多模型晶粒對應(yīng)的可選模型包括：第一模型、第二模型，所述第一模型包括計算晶粒的所述時序參數(shù)的總標(biāo)準(zhǔn)差，所述第二模型包括分別計算晶粒的所述時序參數(shù)的全局標(biāo)準(zhǔn)差和局部標(biāo)準(zhǔn)差。

18、在一種實施方式中，所述確定單元包括：第二確定模塊，用于根據(jù)每條所述備選簽核策略中所述各晶粒所采用的時序標(biāo)準(zhǔn)差計算模型，確定該條備選簽核策略下，所述各晶粒各自的晶粒標(biāo)準(zhǔn)差；第三確定模塊，用于根據(jù)所述晶粒標(biāo)準(zhǔn)差與所述芯片標(biāo)準(zhǔn)差之間的預(yù)設(shè)函數(shù)關(guān)系，以及所述各晶粒各自的晶粒標(biāo)準(zhǔn)差，確定該條備選簽核策略對應(yīng)的所述芯片標(biāo)準(zhǔn)差；第四確定模塊，用于對于所述各晶粒中的每個晶粒，如果該晶粒采用的時序標(biāo)準(zhǔn)差計算模型為第一模型，確定該晶粒對應(yīng)的晶粒簽核場景數(shù)為第一場景數(shù)，如果該晶粒采用的時序標(biāo)準(zhǔn)差計算模型為第二模型，確定該晶粒對應(yīng)的晶粒簽核場景數(shù)為第二場景數(shù)；相乘模塊，用于將所述待簽核芯片中的各晶粒所對應(yīng)的晶粒簽核場景數(shù)相乘，得到該條備選簽核策略下對應(yīng)的芯片簽核場景數(shù)。

19、在一種實施方式中，所述第二確定模塊包括：第一確定子模塊，用于確定每條所述備選簽核策略下，所述待簽核芯片中采用所述第一模型的第一晶粒以及采用所述第二模型的第二晶粒；第二確定子模塊，用于對每條所述備選簽核策略，根據(jù)所述第一模型確定每顆所述第一晶粒對應(yīng)的所述總標(biāo)準(zhǔn)差，并根據(jù)所述第二模型確定每顆所述第二晶粒對應(yīng)的所述全局標(biāo)準(zhǔn)差和所述局部標(biāo)準(zhǔn)差；所述第三確定模塊包括：第四確定子模塊，用于對每條所述備選簽核策略，根據(jù)各所述第二晶粒所對應(yīng)的所述全局標(biāo)準(zhǔn)差的和，確定所述待簽核芯片的第一標(biāo)準(zhǔn)差，以及，根據(jù)各所述第一晶粒所對應(yīng)的所述總標(biāo)準(zhǔn)差的平方和、各所述第二晶粒所對應(yīng)的所述局部標(biāo)準(zhǔn)差的平方和，確定所述待簽核芯片的第二標(biāo)準(zhǔn)差；第五確定子模塊，用于根據(jù)所述第一標(biāo)準(zhǔn)差和所述第二標(biāo)準(zhǔn)差確定所述待簽核芯片在所述備選簽核策略下對應(yīng)的所述芯片標(biāo)準(zhǔn)差。

20、在一種實施方式中，所述第四確定子模塊，具體用于：確定所述第一標(biāo)準(zhǔn)差等于各所述全局標(biāo)準(zhǔn)差與各自對應(yīng)的第一系數(shù)相乘，所得之積再求和，其中，所述第一系數(shù)為所述待簽核芯片的簽核通過條件中規(guī)定的每個晶粒對應(yīng)的所述全局標(biāo)準(zhǔn)差的倍數(shù)，所述全局標(biāo)準(zhǔn)差的倍數(shù)用于限定所述待簽核芯片簽核通過的情況下所允許的每個晶粒的全局偏差的波動范圍。

21、在一種實施方式中，所述第四確定子模塊，具體用于：確定所述第二標(biāo)準(zhǔn)差等于各所述總標(biāo)準(zhǔn)差與各自對應(yīng)的第二系數(shù)的乘積的平方和，加各所述局部標(biāo)準(zhǔn)差與各自對應(yīng)的所述第二系數(shù)的乘積的平方和，所得之和求算術(shù)平方根，其中，所述第二系數(shù)為所述待簽核芯片的簽核通過條件中規(guī)定的每個晶粒對應(yīng)的所述局部標(biāo)準(zhǔn)差或所述總標(biāo)準(zhǔn)差的倍數(shù)，所述局部標(biāo)準(zhǔn)差或所述總標(biāo)準(zhǔn)差的倍數(shù)用于限定所述待簽核芯片簽核通過的情況下所允許的每個晶粒的局部偏差或總偏差的波動范圍。

22、在一種實施方式中，所述第四確定子模塊，具體用于：確定各所述第二晶粒中待簽核的目標(biāo)路徑所包括的寄存器級數(shù)；在所述寄存器級數(shù)大于預(yù)設(shè)閾值的情況下，對所述目標(biāo)路徑所在的所述第二晶粒所對應(yīng)的所述局部標(biāo)準(zhǔn)差進(jìn)行調(diào)整，得到局部調(diào)整標(biāo)準(zhǔn)差；根據(jù)各所述第一晶粒所對應(yīng)的所述總標(biāo)準(zhǔn)差的平方和、各所述第二晶粒所對應(yīng)的所述局部調(diào)整標(biāo)準(zhǔn)差的平方和，確定所述待簽核芯片中的所述目標(biāo)路徑的第二標(biāo)準(zhǔn)差。

23、在一種實施方式中，所述第一場景數(shù)包括1個，所述第二場景數(shù)包括3個。

24、在一種實施方式中，所述選擇單元，具體用于根據(jù)所述待簽核芯片的簽核需求、每條所述備選簽核策略所對應(yīng)的所述芯片簽核場景數(shù)及所對應(yīng)的所述芯片標(biāo)準(zhǔn)差，從所述備選簽核策略集合中選擇一條所述備選簽核策略作為目標(biāo)策略，其中，所述簽核需求包括以下至少一種：對所述待簽核芯片的設(shè)計裕度的需求、對所述待簽核芯片的簽核進(jìn)度的需求，對所述待簽核芯片的設(shè)計裕度的需求與所述芯片標(biāo)準(zhǔn)差相關(guān)，對所述待簽核芯片的簽核進(jìn)度的需求與所述芯片簽核場景數(shù)相關(guān)。

25、在一種實施方式中，所述裝置還包括：測試單元，用于在根據(jù)所述目標(biāo)策略對所述待簽核芯片進(jìn)行時序簽核之后，對時序簽核后制造出的立體集成芯片進(jìn)行測試；調(diào)整單元，用于根據(jù)所述測試單元的測試結(jié)果調(diào)整所述芯片標(biāo)準(zhǔn)差與各所述晶粒的晶粒標(biāo)準(zhǔn)差之間的函數(shù)關(guān)系，其中，每顆所述晶粒的所述晶粒標(biāo)準(zhǔn)差與該晶粒所采用的所述時序標(biāo)準(zhǔn)差計算模型相關(guān)。

26、第三方面，本發(fā)明的實施例還提供一種電子設(shè)備，所述電子設(shè)備包括：處理器、存儲器，所述處理器與所述存儲器電連接；所述存儲器用于存儲可執(zhí)行程序代碼；所述處理器通過讀取所述存儲器中存儲的可執(zhí)行程序代碼來運行與可執(zhí)行程序代碼對應(yīng)的程序，以實現(xiàn)本發(fā)明的實施例提供的任一種時序簽核方法。

27、第四方面，本發(fā)明的實施例還提供一種計算機可讀存儲介質(zhì)，所述計算機可讀存儲介質(zhì)存儲有一個或者多個程序，所述一個或者多個程序可被一個或者多個處理器執(zhí)行，以實現(xiàn)本發(fā)明的實施例提供的任一種時序簽核方法。

28、本發(fā)明的實施例提供的時序簽核方法及裝置、電子設(shè)備、存儲介質(zhì)，能夠生成待簽核芯片的備選簽核策略集合，所述備選簽核策略集合包括至少一條備選簽核策略，對于每條所述備選簽核策略，根據(jù)該條備選簽核策略中各晶粒所采用的時序標(biāo)準(zhǔn)差計算模型，確定該條備選簽核策略下對應(yīng)的芯片簽核場景數(shù)及對應(yīng)的芯片標(biāo)準(zhǔn)差，再根據(jù)每條所述備選簽核策略所對應(yīng)的所述芯片簽核場景數(shù)及所對應(yīng)的所述芯片標(biāo)準(zhǔn)差，從所述備選簽核策略集合中選擇一條所述備選簽核策略作為目標(biāo)策略，根據(jù)所述目標(biāo)策略對所述待簽核芯片進(jìn)行時序簽核。由于待簽核芯片由至少兩個晶粒集成得到，因此可以根據(jù)待簽核芯片中的每顆晶粒所采用的時序標(biāo)準(zhǔn)差計算模型，確定待簽核芯片這樣的晶粒組合對應(yīng)的一個模型組合，即一條備選簽核策略。又由于每顆晶粒所采用的時序標(biāo)準(zhǔn)差計算模型是從該晶粒對應(yīng)的可選模型中選擇得到的，而所述待簽核芯片中存在至少一顆多模型晶粒，該多模型晶粒對應(yīng)的所述可選模型的數(shù)量大于1，則由于多模型晶粒的存在以及各晶粒的時序標(biāo)準(zhǔn)差計算模型之間可以排列組合，因此能夠為待簽核芯片形成多條備選簽核策略，從而形成備選簽核策略集合，以便為目標(biāo)策略的選擇提供基礎(chǔ)。又由于可以根據(jù)每條備選簽核策略中各晶粒所采用的時序標(biāo)準(zhǔn)差計算模型，確定該條備選簽核策略下對應(yīng)的芯片簽核場景數(shù)及對應(yīng)的芯片標(biāo)準(zhǔn)差，而芯片簽核場景數(shù)會涉及到簽核所需時間，芯片標(biāo)準(zhǔn)差會涉及到簽核所允許的芯片時序裕量，因此，以芯片簽核場景數(shù)及芯片標(biāo)準(zhǔn)差作為芯片簽核策略的考量因素，從備選簽核策略集合中選擇適合的目標(biāo)策略，并利用目標(biāo)策略對立體集成芯片簽核，就可以在保證時序簽核所需時間以及時序裕量的情況下，對立體集成芯片進(jìn)行有效時序簽核。