本技術(shù)涉及半導(dǎo)體測試，特別是涉及一種測試數(shù)據(jù)加速處理裝置、方法和測試機(jī)。

背景技術(shù)：

1、自動化測試設(shè)備（ate）是對待測器件（dut）進(jìn)行檢測的裝置，由于其功能復(fù)雜、精度高、自動化程度高被廣泛的應(yīng)用在晶圓（cp）和成品檢測之中。在進(jìn)行測試的過程中會產(chǎn)生大量的錯誤周期數(shù)據(jù)，需要快速定位各站點（site）的周期數(shù)來對待測器件進(jìn)行分析的需求。傳統(tǒng)的數(shù)據(jù)分析方式，是把前端業(yè)務(wù)卡采集到的錯誤周期數(shù)據(jù)，通過數(shù)據(jù)幀匯聚到上位機(jī)通過軟件來進(jìn)行集中計算統(tǒng)計，占用上位機(jī)軟件處理時間較長。當(dāng)前端業(yè)務(wù)卡的錯誤周期數(shù)據(jù)量達(dá)到一定規(guī)模（gbytes）的時候，將錯誤周期數(shù)據(jù)搬移給上位機(jī)，會占用上行通道較長時間，導(dǎo)致數(shù)據(jù)處理耗時長，存在數(shù)據(jù)處理效率低的缺點，前端業(yè)務(wù)板卡如果有上行的其他業(yè)務(wù)數(shù)據(jù)上報，上位機(jī)就無法及時處理。

技術(shù)實現(xiàn)思路

1、基于此，有必要針對上述問題，提供一種可提高數(shù)據(jù)處理效率的測試數(shù)據(jù)加速處理裝置、方法和測試機(jī)。

2、本技術(shù)第一方面提供一種測試數(shù)據(jù)加速處理裝置，包括：配置信息解析模塊、數(shù)據(jù)處理模塊、存儲模塊和數(shù)據(jù)分析模塊；

3、所述配置信息解析模塊，將接收的配置參數(shù)解析成配置信息；

4、所述數(shù)據(jù)處理模塊，連接所述配置信息解析模塊和所述存儲模塊，接收業(yè)務(wù)板卡傳輸?shù)脑煎e誤周期數(shù)和上位機(jī)底軟傳輸?shù)耐ǖ姥诖a信息，根據(jù)所述配置信息和所述通道掩碼信息對所述原始錯誤周期數(shù)進(jìn)行解析重組得到重組錯誤周期數(shù)，以及將所述重組錯誤周期數(shù)存入所述存儲模塊；所述原始錯誤周期數(shù)為各站點的待測器件在輸入激勵后返回的測試結(jié)果數(shù)據(jù)與預(yù)期數(shù)據(jù)不一致時，該測試結(jié)果數(shù)據(jù)所對應(yīng)的測試周期；

5、所述數(shù)據(jù)分析模塊，連接所述存儲模塊和上位機(jī)，根據(jù)所述存儲模塊中存儲的重組錯誤周期數(shù)進(jìn)行數(shù)據(jù)分析，將分析獲取到待測器件的目標(biāo)結(jié)果數(shù)據(jù)發(fā)送至所述上位機(jī)。

6、在其中一個實施例中，所述存儲模塊包括ddr存儲器和fifo存儲模塊；所述ddr存儲器連接所述數(shù)據(jù)處理模塊和所述fifo存儲模塊，所述fifo存儲模塊連接所述數(shù)據(jù)分析模塊。

7、在其中一個實施例中，所述數(shù)據(jù)處理模塊包括數(shù)據(jù)解析模塊、ddr寫控制器和ddr讀控制器；

8、所述數(shù)據(jù)解析模塊連接業(yè)務(wù)板卡、所述配置信息解析模塊和所述ddr寫控制器，所述ddr寫控制器連接所述配置信息解析模塊、所述ddr讀控制器和所述ddr存儲器，所述ddr讀控制器連接所述ddr存儲器。

9、在其中一個實施例中，所述配置信息解析模塊根據(jù)接收的配置參數(shù)，發(fā)送啟動使能指令、解析模式指令和數(shù)據(jù)長度至所述數(shù)據(jù)解析模塊，發(fā)送啟動使能指令、數(shù)據(jù)長度、存儲起始地址和子板卡號至所述ddr寫控制器；

10、所述數(shù)據(jù)解析模塊在接收到所述啟動使能指令后，基于所述解析模式指令確定的解析模式，結(jié)合所述通道掩碼信息、所述數(shù)據(jù)長度和業(yè)務(wù)板卡傳輸?shù)脑煎e誤周期數(shù)進(jìn)行解析重組，得到重組錯誤周期數(shù)發(fā)送至所述ddr寫控制器；

11、所述ddr寫控制器在接收到所述啟動使能指令后，根據(jù)所述數(shù)據(jù)長度、所述存儲起始地址和所述子板卡號，將各子板卡的重組錯誤周期數(shù)寫入所述ddr存儲器中對應(yīng)的存儲空間；所述ddr寫控制器在各子板卡的重組錯誤周期數(shù)均寫入所述ddr存儲器后，發(fā)送寫使能結(jié)束指令、所述子板卡號、所述ddr存儲器中各子板卡的重組錯誤周期數(shù)的存儲地址至所述ddr讀控制器；

12、所述ddr讀控制器在接收到所述寫使能結(jié)束指令后，根據(jù)所述子板卡號、所述ddr存儲器中各子板卡的重組錯誤周期數(shù)的存儲地址，將各子板卡的重組錯誤周期數(shù)寫入所述fifo存儲模塊中對應(yīng)的fifo單元進(jìn)行并行存儲；

13、所述數(shù)據(jù)分析模塊根據(jù)所述fifo存儲模塊中并行存儲的重組錯誤周期數(shù)進(jìn)行比較分析，得到待測器件的目標(biāo)結(jié)果數(shù)據(jù)發(fā)送至上位機(jī)。

14、在其中一個實施例中，所述數(shù)據(jù)解析模塊基于所述解析模式指令確定解析模式，從所述原始錯誤周期數(shù)中選取相應(yīng)的站點標(biāo)志和錯誤周期，結(jié)合選取的站點標(biāo)志與所述通道掩碼信息計算得到對應(yīng)的錯誤站點信息，將所述錯誤站點信息與選取的錯誤周期進(jìn)行組合，得到重組錯誤周期數(shù)發(fā)送至所述ddr寫控制器。

15、在其中一個實施例中，所述數(shù)據(jù)解析模塊從所述通道掩碼信息提取多個子掩碼，將子掩碼的各比特位與選取的站點標(biāo)志的各比特位對應(yīng)進(jìn)行按位與運(yùn)算，得到各比特位的計算結(jié)果，再將各比特位的計算結(jié)果進(jìn)行按位或運(yùn)算，得到每個子掩碼對應(yīng)的站點比特位信息；所述數(shù)據(jù)解析模塊匯總各子掩碼對應(yīng)的站點比特位信息，得到錯誤站點信息。

16、在其中一個實施例中，所述ddr寫控制器結(jié)合數(shù)據(jù)長度判斷當(dāng)前數(shù)據(jù)是否接收完畢，在數(shù)據(jù)長度和各子板卡的重組錯誤周期數(shù)的個數(shù)計數(shù)相等時，則確定數(shù)據(jù)接收完畢后完成數(shù)據(jù)解析，否則等待各子板卡的重組錯誤周期數(shù)發(fā)送至所述ddr寫控制器，直至數(shù)據(jù)長度和各子板卡的重組錯誤周期數(shù)的個數(shù)計數(shù)相等。

17、在其中一個實施例中，所述目標(biāo)結(jié)果數(shù)據(jù)包括各站點待測器件的首次錯誤周期和所有錯誤周期。

18、在其中一個實施例中，所述數(shù)據(jù)分析模塊包括數(shù)據(jù)比較模塊和結(jié)果處理模塊，所述數(shù)據(jù)比較模塊連接所述存儲模塊和所述結(jié)果處理模塊，所述結(jié)果處理模塊連接上位機(jī)；

19、所述數(shù)據(jù)比較模塊將所述重組錯誤周期數(shù)中的錯誤周期進(jìn)行比較，獲取最小錯誤周期對應(yīng)的錯誤站點信息，并對最小錯誤周期對應(yīng)的錯誤站點信息進(jìn)行按位或運(yùn)算，得到所述最小錯誤周期對應(yīng)的所有子板卡的錯誤站點信息并進(jìn)行組合，生成最小值數(shù)據(jù)發(fā)送至所述結(jié)果處理模塊，循環(huán)獲取最小值數(shù)據(jù)，直至將所述存儲模塊中的重組錯誤周期數(shù)的所有錯誤周期處理完畢；

20、所述結(jié)果處理模塊根據(jù)所述最小值數(shù)據(jù)進(jìn)行解析，統(tǒng)計各站點待測器件的首次錯誤周期和所有錯誤周期發(fā)送至所述上位機(jī)。

21、本技術(shù)第二方面提供一種測試數(shù)據(jù)加速處理方法，包括：

22、配置信息解析模塊將接收的配置參數(shù)解析成配置信息；

23、數(shù)據(jù)處理模塊接收業(yè)務(wù)板卡傳輸?shù)脑煎e誤周期數(shù)和上位機(jī)底軟傳輸?shù)耐ǖ姥诖a信息，根據(jù)所述配置信息和所述通道掩碼信息對所述原始錯誤周期數(shù)進(jìn)行解析重組得到重組錯誤周期數(shù)，以及將所述重組錯誤周期數(shù)存入存儲模塊；所述原始錯誤周期數(shù)為各站點的待測器件在輸入激勵后返回的測試結(jié)果數(shù)據(jù)與預(yù)期數(shù)據(jù)不一致時，該測試結(jié)果數(shù)據(jù)所對應(yīng)的測試周期；

24、數(shù)據(jù)分析模塊根據(jù)所述存儲模塊中存儲的重組錯誤周期數(shù)進(jìn)行數(shù)據(jù)分析，將分析獲取到待測器件的目標(biāo)結(jié)果數(shù)據(jù)發(fā)送至上位機(jī)。

25、本技術(shù)第三方面提供一種測試機(jī)，包括業(yè)務(wù)板卡、上位機(jī)和上述的測試數(shù)據(jù)加速處理裝置，所述測試數(shù)據(jù)加速處理裝置連接所述業(yè)務(wù)板卡和所述上位機(jī)。

26、上述測試數(shù)據(jù)加速處理裝置、方法和測試機(jī)，配置信息解析模塊將接收的配置參數(shù)解析成配置信息，數(shù)據(jù)處理模塊接收業(yè)務(wù)板卡傳輸?shù)脑煎e誤周期數(shù)和上位機(jī)底軟傳輸?shù)耐ǖ姥诖a信息，根據(jù)配置信息和通道掩碼信息對原始錯誤周期數(shù)進(jìn)行解析重組得到重組錯誤周期數(shù)，以及將重組錯誤周期數(shù)存入存儲模塊。數(shù)據(jù)分析模塊根據(jù)存儲模塊中存儲的重組錯誤周期數(shù)進(jìn)行數(shù)據(jù)分析，將分析獲取到待測器件的目標(biāo)結(jié)果數(shù)據(jù)發(fā)送至上位機(jī)。通過在測試數(shù)據(jù)加速處理裝置完成對原始錯誤周期數(shù)的解析重組和目標(biāo)提取，將提取的目標(biāo)結(jié)果數(shù)據(jù)發(fā)送至上位機(jī)，即將原本在上位機(jī)內(nèi)處理錯誤周期數(shù)據(jù)過程，挪移到加速處理裝置中，上位機(jī)可直接接收處理結(jié)果，釋放錯誤周期數(shù)據(jù)上傳的搬移時間，釋放上位機(jī)的軟件資源，釋放上行通道pcie的占用，提高數(shù)據(jù)處理效率，有效提升上位機(jī)對其他上行業(yè)務(wù)的響應(yīng)。