專利名稱:同步化邏輯電路接口及其同步化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種同步化邏輯電路接口及其同步化方法，尤其是指一種能將不同來源的工作時(shí)鐘脈沖使其同步化。
背景技術(shù)：
一般而言，在傳播、處理電子數(shù)據(jù)時(shí)都要配合一定的時(shí)鐘脈沖，以便正確地解析出數(shù)據(jù)中串行形式之內(nèi)容，并協(xié)調(diào)處理工作，在邏輯電路設(shè)計(jì)中常會(huì)使用異步序向邏輯電路之設(shè)計(jì)，由于異步序向邏輯電路沒有時(shí)鐘脈沖信號(hào)的同步，因此，在某一輸入狀態(tài)改變后，異步序向邏輯電路要經(jīng)過一段時(shí)間才能進(jìn)入穩(wěn)定狀態(tài)，并且在異步序向邏輯電路中，當(dāng)有兩個(gè)輸入狀態(tài)同時(shí)改變時(shí)會(huì)引起一種競(jìng)賽(race)現(xiàn)象，此時(shí)異步序向邏輯電路會(huì)進(jìn)入暫穩(wěn)態(tài)(meta-stability)的邏輯不明狀態(tài)，因此，需要將輸入異步序向邏輯電路之異步信號(hào)同步于該異步序向邏輯電路之參考時(shí)鐘脈沖，以避免兩個(gè)輸入異步信號(hào)之狀態(tài)同時(shí)改變時(shí)所引起的競(jìng)賽(race)現(xiàn)象與邏輯不明狀態(tài)。
請(qǐng)參考圖1，圖1為習(xí)知邏輯電路同步化接口，依藉同步化單元32來連接第一邏輯電路34與第二邏輯電路36，其中第一參考時(shí)鐘脈沖31為第一邏輯電路34的工作時(shí)鐘脈沖，第二參考時(shí)鐘脈沖33為第二邏輯電路36之工作時(shí)鐘脈沖，利用同步化單元32內(nèi)部若干個(gè)D型觸發(fā)器串，分別接收來自第一邏輯電路34之若干個(gè)異步信號(hào)，并輸出若干個(gè)同步于第二參考時(shí)鐘脈沖33的信號(hào)，反之，亦可利用同步化單元32內(nèi)部若干個(gè)D型觸發(fā)器串分別接收來自第二邏輯電路36的若干個(gè)異步信號(hào)，并輸出若干個(gè)同步于第一參考時(shí)鐘脈沖31的信號(hào)，如此，可以避免若干個(gè)異步信號(hào)狀態(tài)同時(shí)改變而產(chǎn)生的競(jìng)賽(race)現(xiàn)象，使得不會(huì)發(fā)生異步序向邏輯電路暫穩(wěn)態(tài)(meta-stability)的邏輯不明狀態(tài)。
然而，此圖1之習(xí)知邏輯電路同步化接口，需利用同步化單元32內(nèi)若干個(gè)D觸發(fā)器去解決若干個(gè)異步信號(hào)狀態(tài)同時(shí)改變所產(chǎn)生之競(jìng)賽(race)現(xiàn)象與暫穩(wěn)態(tài)(meta-stability)問題，并同時(shí)處理若干個(gè)異步信號(hào)，其中若有一個(gè)異步信號(hào)被忽略跳過，則將會(huì)產(chǎn)生時(shí)鐘脈沖錯(cuò)誤。
請(qǐng)參考圖2，圖2為習(xí)知不同時(shí)鐘脈沖領(lǐng)域之邏輯電路方塊圖，其中系統(tǒng)單元11使用第一時(shí)鐘脈沖17為工作時(shí)鐘脈沖，目標(biāo)控制單元12同時(shí)使用第一時(shí)鐘脈沖17與第二時(shí)鐘脈沖18為工作時(shí)鐘脈沖，如果第二時(shí)鐘脈沖18異步于第一時(shí)鐘脈沖17則目標(biāo)控制單元12可能會(huì)同時(shí)接收到系統(tǒng)單元11所傳送的若干個(gè)異步信號(hào)，此時(shí)目標(biāo)控制單元12將會(huì)造成錯(cuò)誤的時(shí)鐘脈沖問題產(chǎn)生，而引起競(jìng)賽(race)現(xiàn)象所產(chǎn)生的異步序向邏輯電路暫穩(wěn)態(tài)(meta-stability)問題。

發(fā)明內(nèi)容
有鑒于此，如何解決邏輯電路接口的同步化，乃是本發(fā)明所要解決的技術(shù)問題，因此，本發(fā)明的目的在于提供一種同步化邏輯電路接口及其同步化方法，其不需要若干個(gè)D觸發(fā)器來達(dá)到信號(hào)時(shí)鐘脈沖同步，也不需要考慮若干個(gè)異步信號(hào)的狀態(tài)同時(shí)改變問題，便可避免異步信號(hào)狀態(tài)同時(shí)改變而引起競(jìng)賽(race)現(xiàn)象所產(chǎn)生之異步序向邏輯電路暫穩(wěn)態(tài)(meta-stability)問題。
本發(fā)明的技術(shù)方案如下根據(jù)本發(fā)明的一種同步化邏輯電路接口，包含有一系統(tǒng)單元，用以產(chǎn)生一控制信號(hào)；一目標(biāo)控制單元，連接該系統(tǒng)單元，用以做數(shù)據(jù)存放目標(biāo)的搜尋控制；特點(diǎn)是，還有一時(shí)鐘脈沖同步邏輯單元，連接該目標(biāo)控制單元，用以接收不同來源的時(shí)鐘脈沖而輸出一同步時(shí)鐘脈沖；一等待信號(hào)產(chǎn)生單元，連接該時(shí)鐘脈沖同步邏輯單元與該系統(tǒng)單元，用以產(chǎn)生一等待信號(hào)；該系統(tǒng)單元、該目標(biāo)控制單元及該時(shí)鐘脈沖同步單元，分別輸入一第一時(shí)鐘脈沖，用以提供其工作所需的周期時(shí)鐘脈沖；該時(shí)鐘脈沖同步單元，則輸入一第二時(shí)鐘脈沖，用以提供其工作所需的周期時(shí)鐘脈沖。
2.進(jìn)一步，其中該系統(tǒng)單元為一微處理器；
該時(shí)鐘脈沖同步邏輯單元由串接若干個(gè)觸發(fā)器與若干個(gè)邏輯門組合而成，用以產(chǎn)生該同步時(shí)鐘脈沖、一第一檢測(cè)信號(hào)及一第二檢測(cè)信號(hào)，該若干個(gè)觸發(fā)器為若干個(gè)D型觸發(fā)器；該等待信號(hào)產(chǎn)生單元，接收該控制信號(hào)并輸出該等待信號(hào)。
根據(jù)本發(fā)明之同一構(gòu)思，一種時(shí)鐘脈沖同步邏輯單元，包含有若干個(gè)觸發(fā)器，其工作周期輸入端同步于一第一時(shí)鐘脈沖，接收一第二時(shí)鐘脈沖而產(chǎn)生一同步時(shí)鐘脈沖；一第一邏輯門，接收該若干個(gè)觸發(fā)器其中一觸發(fā)器之輸入與輸出端信號(hào)，并輸出一第一檢測(cè)信號(hào)；一第二邏輯門，接收該若干個(gè)觸發(fā)器其中另一觸發(fā)器之輸入與輸出端信號(hào)，并輸出一第二檢測(cè)信號(hào)。
進(jìn)一步，其中該若干個(gè)觸發(fā)器為若干個(gè)D型觸發(fā)器；該第一邏輯門與該第二邏輯門都為異或門；根據(jù)本發(fā)明的同一構(gòu)思，一種同步化邏輯電路接口的同步化方法，該方法包含下列步驟產(chǎn)生檢測(cè)信號(hào)與同步時(shí)鐘脈沖；檢測(cè)處理器是否閑置；檢測(cè)第一檢測(cè)信號(hào)，產(chǎn)生第一等待時(shí)鐘脈沖與產(chǎn)生第二等待時(shí)鐘脈沖；檢測(cè)第二檢測(cè)信號(hào)，產(chǎn)生第二等待時(shí)鐘脈沖；持續(xù)檢測(cè)處理器是否閑置。
本發(fā)明的優(yōu)點(diǎn)如下本發(fā)明提供的同步化邏輯電路接口及其同步化法，是利用時(shí)鐘脈沖同步邏輯單元來接收第一時(shí)鐘脈沖與第二時(shí)鐘脈沖，產(chǎn)生同步于第一時(shí)鐘脈沖之同步時(shí)鐘脈沖以及第一檢測(cè)信號(hào)與第二檢測(cè)信號(hào)，同步時(shí)鐘脈沖并同時(shí)與第一時(shí)鐘脈沖傳送給目標(biāo)控制單元，且第一檢測(cè)信號(hào)與第二檢測(cè)信號(hào)傳送給等待信號(hào)產(chǎn)生單元，當(dāng)?shù)却盘?hào)產(chǎn)生單元接收來自系統(tǒng)單元的異步控制信號(hào)時(shí)，等待信號(hào)產(chǎn)生單元若同時(shí)接收第一檢測(cè)信號(hào)或第二檢測(cè)信號(hào)則等待信號(hào)產(chǎn)生單元會(huì)傳送等待信號(hào)給系統(tǒng)單元，由于同步時(shí)鐘脈沖同步于第一時(shí)鐘脈沖所以可以避免目標(biāo)控制單元的暫穩(wěn)態(tài)之問題。



圖1為習(xí)知邏輯電路同步化接口方塊圖；圖2為習(xí)知不同時(shí)鐘脈沖領(lǐng)域之邏輯電路方塊圖；
圖3為本發(fā)明之同步化邏輯電路接口電路方塊圖；圖4為時(shí)鐘脈沖同步邏輯單元之電路方塊圖；圖5為時(shí)鐘脈沖同步邏輯單元之波形示意圖；圖6為本發(fā)明中的等待信號(hào)產(chǎn)生波形示意圖；圖7本發(fā)明的同步化方法操作流程圖。
標(biāo)號(hào)說明習(xí)知01第一參考時(shí)鐘脈沖 02同步化單元03第二參考時(shí)鐘脈沖 04第一邏輯電路06第二邏輯電路 11系統(tǒng)單元12目標(biāo)控制單元 17第一時(shí)脈18第二時(shí)脈本發(fā)明11系統(tǒng)單元 12目標(biāo)控制單元14等待信號(hào)產(chǎn)生單元 16時(shí)鐘脈沖同步邏輯單元17第一時(shí)鐘脈沖 18第二時(shí)鐘脈沖20同步時(shí)鐘脈沖 161第一D型觸發(fā)器162第二D型觸發(fā)器 163第三D型觸發(fā)器164第四D型觸發(fā)器 165第五D型觸發(fā)器166第一邏輯門 167第二邏輯門S0第一輸出時(shí)鐘脈沖 S1第二輸出時(shí)鐘脈沖S2第三輸出時(shí)鐘脈沖 S3第四輸出時(shí)鐘脈沖S4第五輸出時(shí)鐘脈沖 26第一檢測(cè)信號(hào)27第二檢測(cè)信號(hào)具體實(shí)施方式
請(qǐng)參考圖3，圖3為本發(fā)明之同步化邏輯電路接口10電路方塊圖。本發(fā)明之同步化邏輯電路接口10由時(shí)鐘脈沖同步邏輯單元16產(chǎn)生一同步于第一時(shí)鐘脈沖17之同步時(shí)鐘脈沖20，并避免目標(biāo)控制單元12可能同時(shí)接收到系統(tǒng)單元11所傳送之若干個(gè)異步信號(hào)，造成錯(cuò)誤之時(shí)鐘脈沖問題。本發(fā)明之同步化邏輯電路接口10中設(shè)有一系統(tǒng)單元、一目標(biāo)控制單元、一時(shí)鐘脈沖同步邏輯單元、一等待信號(hào)產(chǎn)生單元、一第一時(shí)鐘脈沖、一第二時(shí)鐘脈沖，其中該系統(tǒng)單元可為一微處理器。
請(qǐng)參考圖4，圖4為時(shí)鐘脈沖同步邏輯單元16之電路方塊圖。其中該時(shí)鐘脈沖同步邏輯單元16由第一D型觸發(fā)器161、第二D型觸發(fā)器162、第三D型觸發(fā)器163、第四D型觸發(fā)器164及第五D型觸發(fā)器165串接并與第一邏輯門166和第二邏輯門167連結(jié)組合而成，D型觸發(fā)器其工作周期輸入端(CK)同時(shí)接收第一時(shí)鐘脈沖17，并于第一D型觸發(fā)器161之輸入端接收第二時(shí)鐘脈沖18，產(chǎn)生同步時(shí)鐘脈沖20在第五D型觸發(fā)器之輸出端，第一邏輯門166接收第四D型觸發(fā)器164之輸入與輸出端信號(hào)，并輸出第一檢測(cè)信號(hào)26，第二邏輯門167接收第四D型觸發(fā)器165之輸入與輸出端信號(hào)，并輸出第二檢測(cè)信號(hào)27。
請(qǐng)配合圖4，圖5為時(shí)鐘脈沖同步邏輯單元16之波形示意圖，其中第一時(shí)鐘脈沖17為時(shí)鐘脈沖同步邏輯單元16內(nèi)五個(gè)D型觸發(fā)器之工作時(shí)鐘脈沖，并將第二時(shí)鐘脈沖18輸入到第一D型觸發(fā)器161，并于各D型觸發(fā)器之輸出端分別得到第一輸出時(shí)鐘脈沖S0、第二輸出時(shí)鐘脈沖S1、第三輸出時(shí)鐘脈沖S2、第四輸出時(shí)鐘脈沖S3及第五輸出時(shí)鐘脈沖S4，且第五輸出時(shí)鐘脈沖S4為同步時(shí)鐘脈沖20。
此時(shí)同步時(shí)鐘脈沖20同步于第一時(shí)鐘脈沖17，同時(shí)，第一檢測(cè)信號(hào)26由第一邏輯門166將第三輸出時(shí)鐘脈沖S2與第四輸出時(shí)鐘脈沖S3作異或門之運(yùn)算而得，第二檢測(cè)信號(hào)27由第二邏輯門167將第四輸出時(shí)鐘脈沖S3與第五輸出時(shí)鐘脈沖S4作異或門之運(yùn)算而得。
上述之同步時(shí)鐘脈沖20系由第一時(shí)鐘脈沖17工作于時(shí)鐘脈沖同步邏輯單元16內(nèi)五個(gè)D型觸發(fā)器所產(chǎn)生，因此同步時(shí)鐘脈沖20經(jīng)由D型觸發(fā)器之傳播延遲特性而延遲于第一時(shí)鐘脈沖17，如果當(dāng)圖3本發(fā)明之同步化邏輯電路接口10電路方塊圖中之系統(tǒng)單元11同時(shí)傳送若干個(gè)異步之控制信號(hào)24到目標(biāo)控制單元12時(shí)，目標(biāo)控制單元12將會(huì)產(chǎn)生執(zhí)行時(shí)間的錯(cuò)誤，所以要在同步時(shí)鐘脈沖20之前緣觸發(fā)時(shí)，同時(shí)防止系統(tǒng)單元11傳送異步之控制信號(hào)24到目標(biāo)控制單元12，因此，要在同步時(shí)鐘脈沖20之前緣觸發(fā)后傳送等待信號(hào)22給系統(tǒng)單元11，使得系統(tǒng)單元11傳送異步之控制信號(hào)24動(dòng)作可以延遲執(zhí)行以解決執(zhí)行時(shí)間的錯(cuò)誤動(dòng)作。
請(qǐng)配合圖3，圖6為等待信號(hào)產(chǎn)生波形示意圖，當(dāng)系統(tǒng)單元11傳送異步之控制信號(hào)24到目標(biāo)控制單元12時(shí)，為了解決目標(biāo)控制單元12產(chǎn)生之執(zhí)行時(shí)間的錯(cuò)誤，所以需在同步時(shí)鐘脈沖20之前緣觸發(fā)后傳送等待信號(hào)22給系統(tǒng)單元11，使系統(tǒng)單元11可以延遲傳送異步之控制信號(hào)24到目標(biāo)控制單元12，因此，在等待信號(hào)產(chǎn)生單元14檢測(cè)到第一檢測(cè)信號(hào)26或第二檢測(cè)信號(hào)27之動(dòng)作時(shí)，會(huì)產(chǎn)生等待信號(hào)給系統(tǒng)單元11使得系統(tǒng)單元11傳送之控制信號(hào)動(dòng)作可以延遲執(zhí)行以解決執(zhí)行時(shí)間的錯(cuò)誤動(dòng)作。
接下來，介紹根據(jù)本發(fā)明實(shí)施例所述之同步化邏輯電路接口之同步化方法操作流程請(qǐng)參考圖7，圖7為同步化方法操作流程圖，該方法流程如下先產(chǎn)生檢測(cè)信號(hào)與同步時(shí)鐘脈沖(S100)；檢測(cè)處理器是否閑置(S102)；然后檢測(cè)第一檢測(cè)信號(hào)，產(chǎn)生第一等待時(shí)鐘脈沖與產(chǎn)生第二等待時(shí)鐘脈沖(S104)；接著檢測(cè)第二檢測(cè)信號(hào)，產(chǎn)生第二等待時(shí)鐘脈沖(S106)；最后持續(xù)檢測(cè)處理器是否閑置？(S108)。
請(qǐng)配合圖3，在圖7本發(fā)明同步化方法操作流程圖中，第二時(shí)鐘脈沖18藉時(shí)鐘脈沖同步邏輯單元16產(chǎn)生與第一時(shí)鐘脈沖17同步之同步時(shí)鐘脈沖20，并與第一時(shí)鐘脈沖17同時(shí)傳送到目標(biāo)控制單元12，當(dāng)系統(tǒng)單元11傳送異步之控制信號(hào)24到目標(biāo)控制單元12時(shí)，等待信號(hào)產(chǎn)生單元14亦會(huì)接收來自系統(tǒng)單元11異步之控制信號(hào)24，此時(shí)若系統(tǒng)單元11處于閑置狀態(tài)，則在系統(tǒng)單元11處于閑置狀態(tài)期間，等待信號(hào)產(chǎn)生單元14若接收到來自時(shí)鐘脈沖同步邏輯單元16產(chǎn)生之第一檢測(cè)信號(hào)26或第二檢測(cè)信號(hào)28則會(huì)產(chǎn)生等待信號(hào)22到系統(tǒng)單元11，使得系統(tǒng)單元11傳送異步之控制信號(hào)24動(dòng)作可以延遲執(zhí)行而避免目標(biāo)控制單元12可能會(huì)同時(shí)接收到系統(tǒng)單元11所傳送之若干個(gè)異步之控制信號(hào)24，造成錯(cuò)誤之時(shí)鐘脈沖問題。
綜上所述，本發(fā)明之同步化邏輯電路接口，可以防止當(dāng)系統(tǒng)單元11傳送異步之控制信號(hào)24到目標(biāo)控制單元12時(shí)，避免若干個(gè)異步之控制信號(hào)24同時(shí)發(fā)生在相同之工作時(shí)鐘脈沖而造成目標(biāo)控制單元12時(shí)鐘脈沖之錯(cuò)誤或產(chǎn)生暫穩(wěn)態(tài)之問題。
以上所述，僅為本發(fā)明的一個(gè)最佳實(shí)施例之詳細(xì)說明與圖示，凡合于本發(fā)明范圍之精神與其類似變化之實(shí)施例，皆應(yīng)包含于本創(chuàng)作之范疇中，任何熟悉該項(xiàng)技藝者在本發(fā)明之領(lǐng)域內(nèi)，可輕易思及之變化或修飾皆可涵蓋在以下本發(fā)明之范圍。
權(quán)利要求
1.一種同步化邏輯電路接口，包含有一系統(tǒng)單元，用以產(chǎn)生一控制信號(hào)；一目標(biāo)控制單元，連接該系統(tǒng)單元，用以做數(shù)據(jù)存放目標(biāo)的搜尋控制；其特征在于，還有一時(shí)鐘脈沖同步邏輯單元，連接該目標(biāo)控制單元，用以接收不同來源的時(shí)鐘脈沖而輸出一同步時(shí)鐘脈沖；一等待信號(hào)產(chǎn)生單元，連接該時(shí)鐘脈沖同步邏輯單元與該系統(tǒng)單元，用以產(chǎn)生一等待信號(hào)；該系統(tǒng)單元、該目標(biāo)控制單元，分別輸入一第一時(shí)鐘脈沖，用以提供其工作所需的周期時(shí)鐘脈沖；該時(shí)鐘脈沖同步單元，則輸入上述第一時(shí)鐘脈沖和一第二時(shí)鐘脈沖，用以提供其工作所需的周期時(shí)鐘脈沖。
2.如權(quán)利要求
第1所述的同步化邏輯電路接口，其特征在于，該系統(tǒng)單元為一微處理器。
3.如權(quán)利要求
1所述的同步化邏輯電路接口，其特征在于，該時(shí)鐘脈沖同步邏輯單元由串接若干個(gè)觸發(fā)器與若干個(gè)邏輯門組合而成，用以產(chǎn)生該同步時(shí)鐘脈沖、一第一檢測(cè)信號(hào)及一第二檢測(cè)信號(hào)。
4.如權(quán)利要求
3所述的同步化邏輯電路接口，其特征在于，該若干個(gè)觸發(fā)器為若干個(gè)D型觸發(fā)器。
5.如權(quán)利要求
1所述的同步化邏輯電路接口，其特征在于，該等待信號(hào)產(chǎn)生單元，接收該控制信號(hào)并輸出該等待信號(hào)。
6.一種時(shí)鐘脈沖同步邏輯單元，其特征在于，包含有若干個(gè)觸發(fā)器，這些觸發(fā)器依次串聯(lián)，其工作周期輸入端同步于一第一時(shí)鐘脈沖，接收一第二時(shí)鐘脈沖而產(chǎn)生一同步時(shí)鐘脈沖；一第一邏輯門，接收該若干個(gè)觸發(fā)器其中一觸發(fā)器之輸入與輸出端信號(hào)，并輸出一第一檢測(cè)信號(hào)；一第二邏輯門，接收該若干個(gè)觸發(fā)器其中另一觸發(fā)器之輸入與輸出端信號(hào)，并輸出一第二檢測(cè)信號(hào)。
7.如權(quán)利要求
6所述的時(shí)鐘脈沖同步邏輯單元，其特征在于，該若干個(gè)觸發(fā)器為若干個(gè)D型觸發(fā)器。
8.如權(quán)利要求
6所述的時(shí)鐘脈沖同步邏輯單元，其特征在于，該第一邏輯門與該第二邏輯門為異或門。
9.一種如權(quán)利要求
1所述的同步化邏輯電路接口的同步化方法，該方法包含下列步驟產(chǎn)生檢測(cè)信號(hào)與同步時(shí)鐘脈沖；檢測(cè)處理器是否閑置；檢測(cè)第一檢測(cè)信號(hào)，產(chǎn)生第一等待時(shí)鐘脈沖與產(chǎn)生第二等待時(shí)鐘脈沖；檢測(cè)第二檢測(cè)信號(hào)，產(chǎn)生第二等待時(shí)鐘脈沖；持續(xù)檢測(cè)處理器是否閑置。
專利摘要
一種同步化邏輯電路接口及其同步化方法，用以將不同來源之工作時(shí)鐘脈沖使其同步化。該同步化邏輯電路接口包含有系統(tǒng)單元，用以產(chǎn)生控制信號(hào)；目標(biāo)控制單元，連接該系統(tǒng)單元，用以做數(shù)據(jù)存放目標(biāo)的搜尋控制；時(shí)鐘脈沖同步邏輯單元，連接該目標(biāo)控制單元，接收不同來源的時(shí)鐘脈沖而輸出同步時(shí)鐘脈沖；等待信號(hào)產(chǎn)生單元，連接該時(shí)鐘脈沖同步邏輯單元與該系統(tǒng)單元，用以產(chǎn)生等待號(hào)；該系統(tǒng)單元、該目標(biāo)控制單元及該時(shí)鐘脈沖同步單元，分別輸入第一時(shí)鐘脈沖，用以提供其工作所需的周期時(shí)鐘脈沖；該時(shí)鐘脈沖同步單元?jiǎng)t輸入第二時(shí)鐘脈沖，用以提供其工作所需的周期時(shí)鐘脈沖。
文檔編號(hào)G06F1/12GKCN1313900SQ200310122705
公開日2007年5月2日 申請(qǐng)日期2003年12月19日
發(fā)明者全南一 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan專利引用 (3),