專利名稱:半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，它具有根據(jù)閾值電壓之差來(lái)存儲(chǔ)信息的可重寫的非易失性(non-volatile)存儲(chǔ)區(qū)，特別涉及一種技術(shù)，它關(guān)注當(dāng)存儲(chǔ)信息被重寫時(shí)的保證次數(shù)和存儲(chǔ)信息的讀取速度之間的關(guān)系，諸如可有效地適用于微電腦的技術(shù)，其中可重寫的非易失性存儲(chǔ)器與中央處理器一起被安裝在芯片上。
背景技術(shù)：
在專利文獻(xiàn)1中，公開了一種技術(shù)，其中，當(dāng)諸如用戶程序之類的被寫入閃存的用戶存儲(chǔ)區(qū)中時(shí)，閃速固件和默認(rèn)參數(shù)以及閃速識(shí)別信息提前被存儲(chǔ)在掩模ROM的掩模存儲(chǔ)區(qū)中，版本信息或分配(lot)信息被存儲(chǔ)在非易失性存儲(chǔ)器中，并且CPU基于版本信息選擇并執(zhí)行最佳的閃速固件和參數(shù)，在該最佳條件下可以執(zhí)行對(duì)該閃存的重寫過(guò)程。
在專利文獻(xiàn)2中，公開了一種對(duì)數(shù)據(jù)具有EEPROM以及對(duì)程序具有EEPROM的技術(shù)，在指定的區(qū)域中存儲(chǔ)鎖定碼，并且，通過(guò)利用該鎖定碼，防止存儲(chǔ)在諸如對(duì)數(shù)據(jù)的EEPROM以及對(duì)程序的EEPROM的可重寫存儲(chǔ)器中的價(jià)格數(shù)據(jù)或程序被改動(dòng)。
專利文獻(xiàn)1JP-A-2001-306543專利文獻(xiàn)2JP-A-2002-24502
發(fā)明內(nèi)容本發(fā)明要解決的技術(shù)問(wèn)題本發(fā)明人研究了一般在閃存中的可重寫非易失性存儲(chǔ)器中，存儲(chǔ)信息被重寫的保證次數(shù)和存儲(chǔ)信息的讀取速度之間的關(guān)系。例如，對(duì)微電腦上的片上閃存之類的，通常，讀取速度和重寫操作的保證次數(shù)不考慮存儲(chǔ)區(qū)而被設(shè)定為相同的。發(fā)明人關(guān)注的是由此引起的不方便。
為了加速讀取操作，必須增加存儲(chǔ)電流，并且，為此，存儲(chǔ)單元的讀取確定電平(determination level)的閾值電壓不得不被大大降低。這意味著在寫狀態(tài)中的閾值電壓和擦除(erase)狀態(tài)中的閾值電壓之間擴(kuò)大閾值電壓差別(Vthwindow)。當(dāng)閾值電壓之差變大時(shí)，存儲(chǔ)單元相應(yīng)地接收到更大的壓力，因此特性會(huì)更快地惡化。結(jié)果，重寫周期的有效期變得更短，導(dǎo)致保證諸如100,000次的重寫操作次數(shù)存在困難。另一方面，當(dāng)閾值電壓之差Vthwindow被降低以減輕重寫壓力時(shí)，閾值電壓不能被降低這么多至存儲(chǔ)單元的讀取確定電平。即，既然無(wú)法施加深度擦除操作，存儲(chǔ)電流不能被設(shè)得更大。當(dāng)存儲(chǔ)器電流較小時(shí)，諸如100MHz的高速讀取操作變得很難。在被合并到微電腦中的閃存中，在存儲(chǔ)程序的應(yīng)用中，要求讀取速度與程序的執(zhí)行速度相同；相應(yīng)地，高速讀取被優(yōu)先并且重寫存儲(chǔ)信息的次數(shù)不能被保證。這種片上閃存不能被施加到需要諸如約100,000次的重寫操作次數(shù)的數(shù)據(jù)應(yīng)用中；相應(yīng)地，為了克服該問(wèn)題必須使用微電腦的外部安裝的EEPROM或外部安裝的閃存。
同樣在專利文獻(xiàn)所描述的技術(shù)中，非易失性存儲(chǔ)器或非易失性存儲(chǔ)區(qū)根據(jù)應(yīng)用被劃分。然而，從與應(yīng)用對(duì)應(yīng)的更高的讀取速度以及保證重寫操作的次數(shù)的觀點(diǎn)來(lái)看，沒(méi)有考慮到劃分非易失性存儲(chǔ)區(qū)。發(fā)明人發(fā)現(xiàn)了在一個(gè)半導(dǎo)體集成電路中對(duì)于非易失性存儲(chǔ)器同時(shí)滿足加快與應(yīng)用對(duì)應(yīng)的讀取速度以及保證多次重寫操作的必要性。
本發(fā)明的一個(gè)目標(biāo)是提供對(duì)于非易失性存儲(chǔ)器能同時(shí)滿足加快與應(yīng)用對(duì)應(yīng)的讀取速度以及保證多次重寫操作的半導(dǎo)體集成電路。
本發(fā)明上述的和其它的目標(biāo)以及顯著特征將參照說(shuō)明書的說(shuō)明和附圖被闡明。
解決這些問(wèn)題的方法以下將簡(jiǎn)要說(shuō)明當(dāng)前專利申請(qǐng)中所公開的典型發(fā)明的要點(diǎn)。
一種半導(dǎo)體集成電路，包括中央處理器和被安置(dispose)在中央處理器的地址空間中的可重寫的非易失性存儲(chǔ)區(qū)。非易失性存儲(chǔ)區(qū)具有第一非易失性存儲(chǔ)區(qū)(PGM)和第二非易失性存儲(chǔ)區(qū)(DAT)，它根據(jù)閾值電壓之差存儲(chǔ)信息。該第一非易失性存儲(chǔ)區(qū)具有用于存儲(chǔ)信息的閾值電壓的最大變化寬度，其被設(shè)置以大于第二非易失性存儲(chǔ)區(qū)的閾值電壓的最大變化寬度。用于存儲(chǔ)信息的閾值電壓的最大變化寬度意指與存儲(chǔ)信息的一個(gè)數(shù)據(jù)的邏輯值對(duì)應(yīng)的閾值電壓(由于擦除操作的閾值電壓電平)的初始化電平和與其它數(shù)據(jù)的邏輯值對(duì)應(yīng)的閾值電壓電平(由于寫操作的閾值電壓電平)之間的最大差別?！白畲蟆北硎静粌H考慮對(duì)于一個(gè)存儲(chǔ)單元的存儲(chǔ)信息為1比特的情形而且考慮了存儲(chǔ)信息為兩個(gè)或更多比特的情形。
當(dāng)用于存儲(chǔ)信息的閾值電壓的最大變化寬度較大時(shí)，由于存儲(chǔ)信息的重寫操作對(duì)存儲(chǔ)單元帶來(lái)的壓力變得更大。相應(yīng)地，重寫操作的保證次數(shù)將不利地惡化；然而，既然讀取電流變大，存儲(chǔ)信息的讀取速度也能夠被加快。這是因?yàn)楸婚_啟的非易失性存儲(chǔ)單元的電導(dǎo)可以容易地變大。相應(yīng)地，在第一非易失性存儲(chǔ)區(qū)中，存儲(chǔ)信息的讀取速度的優(yōu)先被加快，并且，在第二非易失性存儲(chǔ)區(qū)中，保證很多的重寫操作次數(shù)也會(huì)被優(yōu)先。
為了使閾值電壓的最大變化寬度更大，在第一非易失性存儲(chǔ)區(qū)中，閾值電壓的初始化電平的分布只須變得比第二非易失性存儲(chǔ)區(qū)的低?；蛘?，在第一非易失性存儲(chǔ)區(qū)中，諸如由于寫操作的閾值電壓的閾值電壓電平的分布只須變得比第二非易失性存儲(chǔ)區(qū)的高。在前一種情形中，諸如讀取字線的選擇電平的讀取確定電平可能在第一非易失性存儲(chǔ)區(qū)和第二非易失性存儲(chǔ)區(qū)中是相同的。在后一種情形中，讀取確定電平在第一非易失性存儲(chǔ)區(qū)中必須高于其在第二非易失性存儲(chǔ)區(qū)中。
即，在被施加到各個(gè)存儲(chǔ)區(qū)中的存儲(chǔ)單元的讀取字線選擇電平被作為參考的情形中，當(dāng)達(dá)到第一非易失性存儲(chǔ)區(qū)中的閾值電壓初始化電平的分布的電壓差大于達(dá)到第二非易失性存儲(chǔ)區(qū)中的閾值電壓初始化電平的分布的電壓差時(shí)，第一非易失性存儲(chǔ)區(qū)的存儲(chǔ)單元的讀取電流可以變得更大。
從上文不言而喻，第一非易失性存儲(chǔ)區(qū)能夠以大于第二非易失性存儲(chǔ)區(qū)的存儲(chǔ)信息的讀取速度被加速。
作為一種具體的模式，具有第一非易失性存儲(chǔ)區(qū)的第一非易失性存儲(chǔ)器(11，11A)以及具有第二非易失性存儲(chǔ)區(qū)的第二非易失性存儲(chǔ)器(12，12A)可以被分開處理?；蛘?，一個(gè)同時(shí)具有第一非易失性存儲(chǔ)區(qū)和第二非易失性存儲(chǔ)區(qū)的非易失性存儲(chǔ)器(11B)也可以被處理。
作為一種期望的模式，第一非易失性存儲(chǔ)區(qū)被用來(lái)存儲(chǔ)程序并且第二非易失性存儲(chǔ)區(qū)被用來(lái)存儲(chǔ)數(shù)據(jù)。在程序被存儲(chǔ)的應(yīng)用中，讀取速度必須與程序的執(zhí)行速度相同；相應(yīng)地，高速的讀操作被優(yōu)先。通常，與數(shù)據(jù)相比程序不會(huì)如此頻繁地被重寫；相應(yīng)地，即使當(dāng)重寫操作的保證次數(shù)可能很小時(shí)也不存在問(wèn)題。假設(shè)數(shù)據(jù)被頻繁地重寫；相應(yīng)地，數(shù)據(jù)區(qū)的重寫操作次數(shù)必須被保證足夠大。這里假定的數(shù)據(jù)區(qū)不是諸如中央處理器的工作RAM的易失性存儲(chǔ)器而是存儲(chǔ)初始化參數(shù)的區(qū)域。既然該數(shù)據(jù)區(qū)不是象工作RAM一樣要求高速訪問(wèn)的存儲(chǔ)區(qū)，即使當(dāng)讀取速度很低時(shí)也不存在根本的缺點(diǎn)。
根據(jù)另一方面的半導(dǎo)體集成電路具有雙總線配置，它對(duì)于該半導(dǎo)體集成電路具有第一總線和第二總線，在具體的配置中非易失性存儲(chǔ)器被連接到各個(gè)總線。即，一半導(dǎo)體集成電路包括中央處理器(2)，非易失性存儲(chǔ)器(3)，中央處理器和非易失性存儲(chǔ)器被連接之處的第一總線(4)，連接至第一總線的總線控制器(5)和連接至總線控制器的第二總線(6)。根據(jù)閾值電壓差存儲(chǔ)信息并且能被電重寫的第一非易失性存儲(chǔ)器(11，11A)被連接到第一總線。根據(jù)閾值電壓差存儲(chǔ)信息并且能被電重寫的第二非易失性存儲(chǔ)器(12，12A)被連接到第二總線。第一非易失性存儲(chǔ)器的用于存儲(chǔ)信息的閾值電壓的最大變化寬度被設(shè)為大于第二非易失性存儲(chǔ)器。同樣在本發(fā)明中，與上文類似，第一非易失性存儲(chǔ)器在加快存儲(chǔ)信息的讀取速度時(shí)可以被優(yōu)先并且第二非易失性存儲(chǔ)器在保證更多的重寫操作次數(shù)時(shí)可以被優(yōu)先。
作為一種具體的模式，當(dāng)閾值電壓的初始化電平的分布在第一非易失性存儲(chǔ)區(qū)中比在第二非易失性存儲(chǔ)器中被設(shè)為更低時(shí)，閾值電壓的最大變化寬度可以被設(shè)為更大。
作為一種具體的模式，當(dāng)在第一非易失性存儲(chǔ)區(qū)中與閾值電壓對(duì)應(yīng)的存儲(chǔ)信息從非易失性存儲(chǔ)單元被讀取時(shí)對(duì)非易失性存儲(chǔ)單元給出的讀取確定電平與當(dāng)在第二非易失性存儲(chǔ)區(qū)中與閾值電壓對(duì)應(yīng)的存儲(chǔ)信息從非易失性存儲(chǔ)單元被讀取時(shí)對(duì)非易失性存儲(chǔ)單元給出的讀取確定電平相同。
作為一種期望的模式，第一非易失性存儲(chǔ)區(qū)被用于存儲(chǔ)中央處理器所執(zhí)行的程序并且第二非易失性存儲(chǔ)區(qū)被用于存儲(chǔ)當(dāng)中央處理器執(zhí)行程序時(shí)所使用的數(shù)據(jù)。
作為一種具體的模式，第一非易失性存儲(chǔ)器包括被用于對(duì)第一總線的讀取操作中的第一訪問(wèn)端口(50)和被用于從第二總線重寫存儲(chǔ)信息的訪問(wèn)操作中的第二訪問(wèn)端口(51)，用于重寫存儲(chǔ)信息至第一存儲(chǔ)器而施加訪問(wèn)控制的中央處理器。訪問(wèn)端口被劃分為兩部分，一個(gè)被用于讀取存儲(chǔ)信息并且另一個(gè)被用于重寫。因而，讀取端口可以容易地被優(yōu)化以加快讀取操作。例如，在讀取端口中，接收重寫數(shù)據(jù)的輸入緩存是不必要的。輸入緩存伴隨成為數(shù)據(jù)輸出信號(hào)線的負(fù)荷的輸入電容。此外，即使當(dāng)在第一訪問(wèn)端口和第一總線之間安置了能夠檢測(cè)并校正從第一訪問(wèn)端口讀取的數(shù)據(jù)的誤差的ECC電路(13)，不需要在重寫操作中考慮確認(rèn)操作。在確認(rèn)操作中，從其本質(zhì)上說(shuō)，誤差校正可以被不方便地施加到讀取數(shù)據(jù)。當(dāng)存儲(chǔ)信息的讀取操作和重寫操作在一個(gè)訪問(wèn)端口中被執(zhí)行時(shí)，在重寫操作中，繞過(guò)ECC電路的信號(hào)路徑變得必需，這種附加的路徑形成了對(duì)存儲(chǔ)信息的讀取操作所不期望的負(fù)荷。
作為進(jìn)一步的具體的模式，當(dāng)考慮到連接到第一總線的中央處理器從第二訪問(wèn)端口經(jīng)過(guò)第二總線控制存儲(chǔ)信息的重寫操作時(shí)，對(duì)于從第一訪問(wèn)端口來(lái)看第一非易失性存儲(chǔ)器的地址空間理想地被區(qū)分于從第二訪問(wèn)端口來(lái)看第一非易失性存儲(chǔ)器的地址空間。
對(duì)非易失性存儲(chǔ)器的存儲(chǔ)信息的重寫控制操作被執(zhí)行，例如，當(dāng)中央處理器執(zhí)行重寫控制程序時(shí)。重寫控制程序被包括在，例如，第一非易失性存儲(chǔ)器中。中央處理器執(zhí)行了從第一非易失性存儲(chǔ)器內(nèi)部轉(zhuǎn)移到易失性存儲(chǔ)器的重寫控制程序。存儲(chǔ)信息的重寫操作指令通過(guò)中央處理器所執(zhí)行的程序被給出?；蛘?，諸如外部EPROM復(fù)寫器的寫單元給出重寫命令以進(jìn)行指示。當(dāng)重寫命令從外部被輸入時(shí)，中央處理器將其解譯以根據(jù)被解譯的結(jié)果來(lái)執(zhí)行第一非易失性存儲(chǔ)器具有的重寫控制程序，從而第一非易失性存儲(chǔ)器保存的存儲(chǔ)信息可以接受重寫控制操作。
作為更進(jìn)一步的具體的模式，第一非易失性存儲(chǔ)器具有的非易失性存儲(chǔ)單元包括存儲(chǔ)晶體管，其閾值電壓根據(jù)電荷存儲(chǔ)區(qū)域的電荷保持狀態(tài)進(jìn)行區(qū)分，以及能選擇性地將存儲(chǔ)晶體管連接至位線的選擇晶體管。選擇晶體管的柵絕緣膜比存儲(chǔ)晶體管的更薄。當(dāng)由于緊接著選擇晶體管柵電極之下的半導(dǎo)體區(qū)域中所形成的通道與緊接著存儲(chǔ)晶體管電荷存儲(chǔ)區(qū)域之下的半導(dǎo)體區(qū)域中所形成的通道之間的電壓差所產(chǎn)生的熱電子被注入電荷存儲(chǔ)區(qū)域以提高閾值電壓值并且電荷存儲(chǔ)區(qū)域保存的電子因而被減少時(shí)，閾值電壓朝著更低的方向被初始化。當(dāng)熱電子被注入電荷存儲(chǔ)區(qū)域中時(shí)，既然存儲(chǔ)晶體管的通道的源極(高壓從漏極端被提供給它)以及選擇晶體管的通道的漏極并未進(jìn)入低電阻的傳導(dǎo)狀態(tài)，存儲(chǔ)晶體管側(cè)的高壓并未施加到選擇晶體管上。相應(yīng)地，即使當(dāng)選擇晶體管的柵絕緣膜比存儲(chǔ)晶體管的柵絕緣膜層更薄時(shí)，選擇晶體管的柵氧化膜并沒(méi)有在重寫操作期間被破壞。這確保了選擇晶體管的電導(dǎo)由于薄的柵絕緣膜變得更大以加快讀取速度。
根據(jù)再一個(gè)方面的半導(dǎo)體集成電路對(duì)于該半導(dǎo)體集成電路具有具有第一總線和第二總線的雙總線配置、第一非易失性存儲(chǔ)區(qū)(PGM)和第二非易失性存儲(chǔ)區(qū)(DAT)被分配給連接到被清楚地指定的第一總線的非易失性存儲(chǔ)器(11B)的具體配置。即，一半導(dǎo)體集成電路包括中央處理器、易失性存儲(chǔ)器、中央處理器和易失性存儲(chǔ)器被連接到的第一總線、被連接至第一總線的總線控制器和被連接至總線控制器的第二總線、被連接至第一總線的非易失性存儲(chǔ)器。非易失性存儲(chǔ)器具有第一非易失性存儲(chǔ)區(qū)和根據(jù)閾值電壓差存儲(chǔ)信息的第二非易失性存儲(chǔ)區(qū)，第一非易失性存儲(chǔ)區(qū)的用于存儲(chǔ)信息的閾值電壓的最大變化寬度與第二非易失性存儲(chǔ)區(qū)相比被設(shè)得更大。同樣在該發(fā)明中，與上文相似，第一非易失性存儲(chǔ)區(qū)在加快存儲(chǔ)信息的讀取速度時(shí)可以被優(yōu)先并且第二非易失性存儲(chǔ)區(qū)在保證更多的重寫操作次數(shù)時(shí)可以被優(yōu)先。
作為一種具體的模式，當(dāng)閾值電壓的初始化電平的分布在第一非易失性存儲(chǔ)器中比在第二非易失性存儲(chǔ)器中被設(shè)為更低時(shí)，閾值電壓的最大變化寬度可以被設(shè)為更大。
作為一種具體的模式，當(dāng)在第一非易失性存儲(chǔ)區(qū)中與閾值電壓對(duì)應(yīng)的存儲(chǔ)信息從非易失性存儲(chǔ)單元被讀取時(shí)對(duì)非易失性存儲(chǔ)單元給出的讀取確定電平與當(dāng)在第二非易失性存儲(chǔ)區(qū)中與閾值電壓對(duì)應(yīng)的存儲(chǔ)信息從非易失性存儲(chǔ)單元被讀取時(shí)對(duì)非易失性存儲(chǔ)單元給出的讀取確定電平相同。
作為一種期望的模式，第一非易失性存儲(chǔ)器被用于存儲(chǔ)中央處理器所執(zhí)行的程序并且第二非易失性存儲(chǔ)器被用于存儲(chǔ)當(dāng)中央處理器執(zhí)行程序時(shí)所使用的數(shù)據(jù)。
作為進(jìn)一步的具體的模式，在第一非易失性存儲(chǔ)區(qū)和第二非易失性存儲(chǔ)區(qū)的每個(gè)中，采用了分級(jí)位線結(jié)構(gòu)，包括多個(gè)被分割區(qū)域(61)、被分割區(qū)域各自固有的多個(gè)第一位線(LBL)、多個(gè)被分割區(qū)域共有的第二位線(GBLr)，從被分割區(qū)域選擇第一位線的選擇電路(62)以及被安置在選擇電路輸出端和第二位線之間的讀出放大器，各條第一位線的負(fù)載在第二非易失性存儲(chǔ)區(qū)中比第一非易失性存儲(chǔ)區(qū)中更小。因此，當(dāng)特性不同的第一非易失性存儲(chǔ)區(qū)和第二非易失性存儲(chǔ)區(qū)被構(gòu)成在一個(gè)非易失性存儲(chǔ)器中時(shí)，用于存儲(chǔ)信息的閾值電壓的最大變化寬度被設(shè)置為相對(duì)更小的第二存儲(chǔ)區(qū)的讀取速度的延遲可以被改進(jìn)；相應(yīng)地，通過(guò)第一總線的訪問(wèn)時(shí)間對(duì)于第一非易失性存儲(chǔ)區(qū)和第二非易失性存儲(chǔ)區(qū)可以被設(shè)為相同。作為再一種模式，在對(duì)易失性存儲(chǔ)器的讀取控制中，中央處理器可以控制使得對(duì)第二非易失性存儲(chǔ)區(qū)的訪問(wèn)周期數(shù)目可以大于對(duì)第一非易失性存儲(chǔ)區(qū)的訪問(wèn)周期數(shù)目以應(yīng)對(duì)讀取速度的差別。
作為進(jìn)一步的具體的模式，非易失性存儲(chǔ)器包括被用于對(duì)第一總線的讀取操作中的第一訪問(wèn)端口和被用于從第二總線重寫存儲(chǔ)信息的訪問(wèn)操作中的第二訪問(wèn)端口，用于控制重寫存儲(chǔ)信息至非易失性存儲(chǔ)器的訪問(wèn)操作的中央處理器。訪問(wèn)端口被劃分為兩部分，一個(gè)被用于讀取存儲(chǔ)信息并且另一個(gè)被用于重寫。因而，讀取端口可以容易地被優(yōu)化以加快讀取操作。例如，在讀取端口中，接收重寫數(shù)據(jù)的輸入緩存是不必要的。輸入緩存伴隨成為數(shù)據(jù)輸出信號(hào)行的負(fù)荷的輸入電容。此外，即使當(dāng)在第一訪問(wèn)端口和第一總線之間安置了能夠檢測(cè)并校正從第一訪問(wèn)端口讀取的數(shù)據(jù)的誤差的ECC電路，不需要在重寫操作中確認(rèn)操作。在確認(rèn)操作中，從其本質(zhì)上說(shuō)，誤差校正可以被不方便地施加到讀取數(shù)據(jù)。當(dāng)存儲(chǔ)信息的讀取操作和重寫操作在一個(gè)訪問(wèn)端口中被執(zhí)行時(shí)，在重寫操作中，繞過(guò)ECC電路的信號(hào)路徑變得必需，這種附加的路徑形成了對(duì)存儲(chǔ)信息的讀取操作所不期望的負(fù)荷。
作為進(jìn)一步的具體的模式，當(dāng)考慮到連接到第一總線控制器的中央處理器從第二訪問(wèn)端口經(jīng)過(guò)第二總線控制存儲(chǔ)信息的重寫操作時(shí)，對(duì)于從第一訪問(wèn)端口來(lái)看的非易失性存儲(chǔ)器的地址空間理想地被區(qū)分于從第二訪問(wèn)端口來(lái)看的非易失性存儲(chǔ)器的地址空間。
對(duì)非易失性存儲(chǔ)器的存儲(chǔ)信息的重寫控制操作被執(zhí)行，例如，當(dāng)中央處理器執(zhí)行重寫控制程序時(shí)。重寫控制程序被包括在，例如，第一非易失性存儲(chǔ)器中。中央處理器執(zhí)行了從第一非易失性存儲(chǔ)器內(nèi)部轉(zhuǎn)移到易失性存儲(chǔ)器的重寫控制程序。存儲(chǔ)信息的重寫操作指令通過(guò)中央處理器所執(zhí)行的程序被給出。或者，諸如外部EPROM復(fù)寫器的寫單元給出重寫命令以進(jìn)行指示。當(dāng)重寫命令在外部界面電路中被外部輸入時(shí)，中央處理器將其解譯以根據(jù)被解譯的結(jié)果來(lái)執(zhí)行第一非易失性存儲(chǔ)器具有的重寫控制程序，從而第一非易失性存儲(chǔ)器保存的存儲(chǔ)信息可以接受重寫控制操作。
作為更進(jìn)一步的具體的模式，非易失性存儲(chǔ)器具有的非易失性存儲(chǔ)單元包括存儲(chǔ)晶體管，其閾值電壓根據(jù)電荷存儲(chǔ)區(qū)域的電荷保持狀態(tài)被區(qū)分，以及能選擇性地將存儲(chǔ)晶體管連接至位線的選擇晶體管。選擇晶體管的柵絕緣膜層比存儲(chǔ)晶體管的更薄。當(dāng)由于緊接著選擇晶體管柵電極之下的半導(dǎo)體區(qū)域中形成的通道與緊接著存儲(chǔ)晶體管電荷存儲(chǔ)區(qū)域之下的半導(dǎo)體區(qū)域中形成的通道之間的電壓差所產(chǎn)生的熱電子被注入電荷存儲(chǔ)區(qū)域以提高閾值電壓值并且電荷存儲(chǔ)區(qū)域保存的電子因而被減少時(shí)，閾值電壓朝著更低的方向被初始化。選擇晶體管由于薄的柵氧化膜具有大的電導(dǎo)因此讀取速度可以被提高。
根據(jù)再一個(gè)方面的半導(dǎo)體集成電路包括中央處理器和被安置在中央處理器的地址空間中的可重寫的非易失性存儲(chǔ)區(qū)、具有第一非易失性存儲(chǔ)區(qū)和根據(jù)流過(guò)存儲(chǔ)單元的電流量之差來(lái)存儲(chǔ)信息的第二非易失性存儲(chǔ)區(qū)的非易失性存儲(chǔ)區(qū)。第一非易失性存儲(chǔ)區(qū)中的存儲(chǔ)單元和第二非易失性存儲(chǔ)區(qū)中的存儲(chǔ)單元的每一個(gè)具有第一狀態(tài)(例如，寫狀態(tài))和第二狀態(tài)(例如，擦除狀態(tài))。第一存儲(chǔ)區(qū)中的存儲(chǔ)單元的第一狀態(tài)和第二存儲(chǔ)區(qū)中的存儲(chǔ)單元的第一狀態(tài)被控制使得流過(guò)存儲(chǔ)單元的電流量可以被包含在第一范圍中，在第一存儲(chǔ)區(qū)中的存儲(chǔ)單元的第二狀態(tài)中，流過(guò)存儲(chǔ)單元的電流量被控制以被包含在第二范圍中，在第二存儲(chǔ)區(qū)中的存儲(chǔ)單元的第二狀態(tài)中，流過(guò)存儲(chǔ)單元的電流量被控制從被包含在不同于第二范圍的第三范圍中。作為本發(fā)明的具體的模式中，第二和第三范圍部分重疊。本發(fā)明的進(jìn)一步的具體的模式具有檢測(cè)流過(guò)存儲(chǔ)單元的電流被包含在第一至第三范圍中的哪一個(gè)范圍的檢測(cè)電路。該檢測(cè)電路為，例如，讀出放大器，并且，根據(jù)讀出側(cè)的電流量，電流量被包含在第一至第三范圍的哪一個(gè)范圍中可以被檢測(cè)出。
本發(fā)明的優(yōu)點(diǎn)從本專利申請(qǐng)中所公開的本發(fā)明的典型的模式得到的優(yōu)點(diǎn)將在以下被簡(jiǎn)要地說(shuō)明。即，對(duì)于半導(dǎo)體集成電路的片上非易失性存儲(chǔ)器，加快讀取速度并且保證更多的重寫操作次數(shù)可以同時(shí)被滿足。
圖1為示出數(shù)據(jù)處理器第一示例的方框圖；圖2為例示數(shù)據(jù)區(qū)和程序區(qū)中的非易失性存儲(chǔ)單元的閾值電壓分布的特性要素圖；圖3為例示重寫時(shí)間和重寫周期數(shù)之間關(guān)系的說(shuō)明視圖；圖4為示出當(dāng)非易失性存儲(chǔ)區(qū)被分割為程序區(qū)PGM和數(shù)據(jù)區(qū)DAT時(shí)對(duì)閃存的擦除過(guò)程的流程圖；圖5為示出對(duì)閃存的寫過(guò)程的流程圖；圖6為示出當(dāng)非易失性存儲(chǔ)區(qū)被分割為程序區(qū)PGM和數(shù)據(jù)區(qū)DAT時(shí)閃存的規(guī)格的說(shuō)明視圖；圖7為例示分級(jí)(hierarchal)總線配置中的訪問(wèn)時(shí)機(jī)的時(shí)間圖；圖8為例示閃存的非易失性存儲(chǔ)單元的設(shè)備結(jié)構(gòu)的剖視圖；圖9為典型地示出圖8的非易失性存儲(chǔ)單元以分級(jí)位線結(jié)構(gòu)的連接狀態(tài)及其特征的說(shuō)明視圖；圖10為示出數(shù)據(jù)處理器的第二示例的方框圖；圖11為例示閃存的配置的電路圖；圖12為示出數(shù)據(jù)處理器的第三示例的方框圖；圖13為示出數(shù)據(jù)處理器的第四示例的方框圖；圖14為示出一示例性的時(shí)間圖，其中當(dāng)程序區(qū)(PGM)和數(shù)據(jù)區(qū)(DAT)的存儲(chǔ)陣列配置相同時(shí)，程序區(qū)(PGM)和數(shù)據(jù)區(qū)(DAT)在不同的總線周期被訪問(wèn)；圖15為例示存儲(chǔ)陣列配置的電路圖，其中數(shù)據(jù)區(qū)(DAT)和程序區(qū)(PGM)的讀取速度相同；圖16為示出一模式的電路圖，其中兩個(gè)閃存被獨(dú)立地連接到CPU總線和外部總線；附圖標(biāo)記和符號(hào)說(shuō)明
1，1A，1B，1C數(shù)據(jù)處理器2CPU(中央處理器)3RAM4CPU總線5總線控制器6外部總線9輸入/輸出端口11，11A帶有程序區(qū)的閃存11B帶有程序區(qū)和數(shù)據(jù)區(qū)的閃存13ECC電路PGM程序區(qū)12，12A帶有數(shù)據(jù)區(qū)的閃存DAT數(shù)據(jù)區(qū)VthP數(shù)據(jù)區(qū)和程序區(qū)共同的讀取確定電平VthEP程序區(qū)的擦除確定電平VthEd數(shù)據(jù)區(qū)的擦除確定電平21分裂閘型的非易失性存儲(chǔ)單元23存儲(chǔ)晶體管24選擇晶體管31電荷存儲(chǔ)區(qū)域34存儲(chǔ)柵電極38控制柵電極50第一訪問(wèn)端口51第二訪問(wèn)端口52多層閘型的非易失性存儲(chǔ)單元60存儲(chǔ)墊(memory mat)61存儲(chǔ)陣列61A程序區(qū)的存儲(chǔ)陣列61B數(shù)據(jù)區(qū)的存儲(chǔ)陣列
LBL局部位線SA讀出放大器GBLr讀全局位線GBLw寫全局位線具體實(shí)施方式
圖1示出了數(shù)據(jù)處理器的第一示例。數(shù)據(jù)處理器(MCU)1在一個(gè)諸如硅單晶的半導(dǎo)體襯底上利用CMOS集成電路生產(chǎn)技術(shù)被形成。數(shù)據(jù)處理器1包括中央處理器(CPU)2；作為易失性存儲(chǔ)器的隨機(jī)訪問(wèn)存儲(chǔ)器(RAM)3，被用作CPU 2的工作區(qū)；作為第一總線的CPU總線(BUSc)4，CPU 2和RAM 3被連接到該CPU總線；被連接至CPU總線4的總線控制器(BSC)5；以及作為第二總線的總線(BUSp)6，它被連接至總線控制器5，并且具有分級(jí)總線配置。諸如定時(shí)器(TMR)7的外部電路、模/數(shù)轉(zhuǎn)換器(A/D)8、輸入/輸出端口(I/O端口)9以及串行接口控制器(SCI)10被連接到外圍總線6。作為根據(jù)閾值電壓之差存儲(chǔ)信息的電可重寫第一非易失性存儲(chǔ)器，閃存11被連接到CPU總線4。作為根據(jù)閾值電壓之差存儲(chǔ)信息的電可重寫第二非易失性存儲(chǔ)器，閃存12被連接到外部總線6。閃存11具有CPU 2執(zhí)行的程序的存儲(chǔ)區(qū)(程序區(qū)PGM)，作為第一非易失性存儲(chǔ)區(qū)。閃存12具有當(dāng)CPU 2執(zhí)行程序時(shí)所使用數(shù)據(jù)的存儲(chǔ)區(qū)(數(shù)據(jù)區(qū)DAT)，作為第二非易失性存儲(chǔ)區(qū)。
在分級(jí)總線結(jié)構(gòu)中，CPU總線4，從諸如確定數(shù)據(jù)處理容量的CPU 2和RAM 3的電路組件的被連接的本性上說(shuō)，被形成為布線負(fù)荷被限制的高速總線，并因此得到期望的高速數(shù)據(jù)傳輸。諸如被連接到外部總線6的定時(shí)器7和A/D 8很多外部電路組件在參數(shù)從CPU 2被設(shè)定之后被操作并且諸如臨時(shí)存儲(chǔ)數(shù)據(jù)的EPROM的外部存儲(chǔ)器通過(guò)連接至外部總線6的I/O端口9被連接。相應(yīng)地，外部總線6可以是相對(duì)低速的總線。在圖7中，分級(jí)總線配置中的訪問(wèn)定時(shí)被例示。外部電路組件的同步時(shí)鐘(外部時(shí)鐘)被提高至CPU 2的操作參考時(shí)鐘(CPU時(shí)鐘)的四分之一并且因此被連接至外部總線的外部組件以低于被連接至CPU 2的RAM 3之類的速度被訪問(wèn)。讀取數(shù)據(jù)在數(shù)據(jù)總線上在地址總線上的地址確定周期的下一個(gè)周期被確定。
在總線分級(jí)結(jié)構(gòu)中，具有程序區(qū)PGM的閃存11被連接至CPU總線4并且必需地能夠以CPU 2的執(zhí)行速度進(jìn)行讀取。另一方面，具有數(shù)據(jù)區(qū)DAT的閃存12被連接至外部總線6并且可能能夠以與其它外部組件相同的相對(duì)較低的速度進(jìn)行讀取。然而，數(shù)據(jù)區(qū)DAT假定比程序區(qū)PGM更頻繁地被重寫。被頻繁地重寫的數(shù)據(jù)區(qū)DAT被用于存儲(chǔ)諸如與程序執(zhí)行無(wú)直接關(guān)系的參數(shù)信息的數(shù)據(jù)；相應(yīng)地，以高速讀取存儲(chǔ)信息的必要性據(jù)此較低。
在數(shù)據(jù)處理器1中，上述情況被考慮。即，片上非易失性存儲(chǔ)區(qū)被分割為能夠以高速被讀取的程序區(qū)PGM和允許重寫很多次的數(shù)據(jù)區(qū)DAT。
在圖2中，數(shù)據(jù)區(qū)和程序區(qū)中的非易失性存儲(chǔ)單元的閾值電壓的分布被例示。在程序區(qū)PGM中，為了獲得高速讀取操作必需的充足的存儲(chǔ)器電流，擦除狀態(tài)的存儲(chǔ)閾值電壓被設(shè)得足夠低。在該示例中，當(dāng)時(shí)的擦除確定操作的確定電平(擦除確定電平)被設(shè)為VthEp。另一方面，在數(shù)據(jù)區(qū)DAT中，為了增加重寫操作的保證次數(shù)，擦除操作在能夠以低速被讀取的小存儲(chǔ)器電流下被停止，在擦除狀態(tài)中的存儲(chǔ)閾值電壓被設(shè)為高于在程序情況下的存儲(chǔ)閾值電壓，重寫時(shí)施加到非易失性存儲(chǔ)單元上的壓力被減輕，因此特性惡化被抑制了。在該示例中，數(shù)據(jù)區(qū)DAT中的擦除確認(rèn)操作中的確定電平(擦除確定電平)被設(shè)為VthEd。在圖2中，寫確定操作中的確定電平(寫確定電平)對(duì)程序區(qū)PGM和數(shù)據(jù)區(qū)DAT一樣被設(shè)為VthP。雖然沒(méi)有被特別地在圖中示出，同樣在寫操作中，為了減小寫的壓力，寫確定電平對(duì)程序區(qū)PGM和數(shù)據(jù)區(qū)DAT可以不同。為了得到程序區(qū)PGM和數(shù)據(jù)區(qū)DAT對(duì)一個(gè)這樣的數(shù)據(jù)處理器1的片上的閃存所分別要求的性能，該差別被給予非易失性存儲(chǔ)單元的閾值電壓。本質(zhì)上，在程序區(qū)PGM中，與數(shù)據(jù)區(qū)DAT相比，存儲(chǔ)信息的最大變化寬度被設(shè)得更大。在圖2中，Wp表示程序區(qū)的最大變化寬度并且Wd為數(shù)據(jù)區(qū)的最大變化寬度。最大變化寬度可以被理解為擦除確定電平和寫確定電平之間的差別。本質(zhì)上，VthP-VthEp＞VthP-VthEd被滿足。圖2中例示的各個(gè)閾值電壓分布被視為正態(tài)分布。
然而，在圖2中，不能阻止程序區(qū)的擦除狀態(tài)中的閾值電壓分布以及數(shù)據(jù)區(qū)的擦除狀態(tài)中的閾值電壓分布相互部分重疊。
圖3例示了重寫時(shí)間和重寫操作周期數(shù)之間的關(guān)系。在閃存中，每次當(dāng)重寫操作被重復(fù)時(shí)，特性被惡化。例如，為得到預(yù)定的閾值電壓所必需的擦除時(shí)間或?qū)憰r(shí)間會(huì)增加。既然惡化的發(fā)生是根據(jù)例如擦除閾值電壓的深度(寫狀態(tài)的閾值電壓的差別和擦除狀態(tài)的閾值電壓)，當(dāng)擦除操作在低電平上被停止以阻止特性的惡化，重寫操作的次數(shù)可以被擴(kuò)大。從上文可見，數(shù)據(jù)區(qū)DAT的重寫操作的保證次數(shù)變得比程序區(qū)PGM的更多。
例如，當(dāng)CPU 2執(zhí)行重寫控制程序時(shí)，對(duì)閃存11和12的存儲(chǔ)信息的重寫控制被執(zhí)行。重寫控制重寫被存儲(chǔ)在例如閃存11中。CPU2執(zhí)行從閃存11內(nèi)部傳輸?shù)絉AM 3的重寫控制程序。CPU 2執(zhí)行的程序給出了存儲(chǔ)信息的重寫操作的指令?；蛘?，從諸如外部EPROM復(fù)寫器被給出的重寫命令進(jìn)行指示。當(dāng)重寫命令從外部被輸入時(shí)，CPU2將其解譯，根據(jù)被解譯的結(jié)果執(zhí)行重寫控制程序，并且因此閃存11和12具有的存儲(chǔ)信息可以接受重寫控制操作。本質(zhì)上，在數(shù)據(jù)處理器1被安裝在系統(tǒng)上的狀態(tài)中，CPU 2對(duì)閃存11和12執(zhí)行擦除和重寫控制操作。在設(shè)備測(cè)試或生產(chǎn)步驟中，外部復(fù)寫器(未在圖中示出)指示了通過(guò)輸入/輸出端口9對(duì)閃存11和12的擦除和寫操作。在電源被開啟之后，在復(fù)位信號(hào)的低間隔期間，數(shù)據(jù)處理器11的內(nèi)部被初始化。當(dāng)復(fù)位狀態(tài)由于復(fù)位信號(hào)的高電平被恢復(fù)時(shí)，CPU 2開始在地址No 0之類的矢量所指示的程序區(qū)中執(zhí)行程序。
在圖4中，當(dāng)存儲(chǔ)區(qū)被分割為程序區(qū)PGM和數(shù)據(jù)區(qū)DAT時(shí)閃存的擦除流圖被示出。當(dāng)擦除操作被指示開始時(shí)，CPU 2確定了將被擦除的地址。程序區(qū)PGM和數(shù)據(jù)區(qū)DAT在存儲(chǔ)空間中不同；相應(yīng)地，根據(jù)較被擦除的地址，可以確定其中哪個(gè)區(qū)域應(yīng)該被擦除(或?qū)?。當(dāng)閃存11被擦除時(shí)，程序區(qū)中將被擦除的塊被選擇(S1p)，擦除電壓在預(yù)定的時(shí)間內(nèi)被施加到被選擇的將被擦除的塊上(S2p)。隨后，對(duì)作為將被擦除的目標(biāo)的非易失性存儲(chǔ)單元執(zhí)行擦除確認(rèn)操作以確定其中的閾值電壓是否已變?yōu)椴脸_定電平VthEp或更少(S3p)。當(dāng)閾值電壓不是擦除確定電平VthEp或更少，進(jìn)一步施加擦除電壓(S3p)，步驟S2p和S3p被重復(fù)直到擦除確定電平VthEp或更少，并且，當(dāng)達(dá)到擦除確定電平VthEp或更少時(shí)，擦除操作被停止。在對(duì)閃存12進(jìn)行擦除操作的情形中，數(shù)據(jù)區(qū)中將被擦除的塊被選擇(S1d)并且擦除電壓在預(yù)定的時(shí)間內(nèi)被施加到被選擇的將被擦除的塊(S2d)上。隨后，對(duì)作為將被擦除的目標(biāo)的非易失性存儲(chǔ)單元執(zhí)行擦除確認(rèn)操作以確定其中的閾值電壓是否已變?yōu)椴脸_定電平VthEd或更少(S3d)。當(dāng)閾值電壓不是擦除確定電平VthEd或更少，進(jìn)一步施加擦除電壓(S2d)，步驟S2d和S3d被重復(fù)直到達(dá)到擦除確定電平VthEd或更少，并且，當(dāng)達(dá)到擦除確定電平VthEd或更少，擦除操作被停止。當(dāng)擦除確定電平VthEp和Vthd對(duì)各個(gè)區(qū)域不同時(shí)，在程序區(qū)PGM和數(shù)據(jù)區(qū)DAT中可生成不同的閾值電壓分布。那時(shí)，被施加的擦除電壓和指定擦除電壓應(yīng)用時(shí)間的脈沖寬度為影響特性惡化的參數(shù)；相應(yīng)地，兩個(gè)區(qū)域的最優(yōu)值可以被唯一地設(shè)定以控制閾值電壓。
圖5示出了對(duì)閃存的寫的流程。這里，示出了對(duì)程序區(qū)PGM和數(shù)據(jù)區(qū)DAT的寫確定電平被設(shè)為相同的情形。當(dāng)寫操作被指示開始，CPU 2內(nèi)部地傳輸寫數(shù)據(jù)到將被寫入的閃存(S11)以允許根據(jù)地址選擇將被寫的字(S12)，接著對(duì)將被寫的存儲(chǔ)單元施加寫電壓(S13)。隨后，對(duì)將被寫的非易失性存儲(chǔ)單元執(zhí)行寫確認(rèn)操作以確定其中的閾值電壓是否已變?yōu)閷懘_定電平VthEp或更多(S14)。當(dāng)閾值電壓不是寫確定電平Vthp或更多，進(jìn)一步施加寫電壓(S13)，步驟S13和S14被重復(fù)直到達(dá)到寫確定電平Vthp或更多，并且，當(dāng)達(dá)到寫確定電平Vthp或更多，寫操作被停止。雖然沒(méi)有在圖中被特別地示出，對(duì)于寫確認(rèn)確定電平、寫電壓和同樣指定寫電壓應(yīng)用時(shí)間的脈沖寬度，程序區(qū)PGM和數(shù)據(jù)區(qū)DAT中的最優(yōu)值可以被唯一地設(shè)定以控制。
在圖6中，當(dāng)存儲(chǔ)區(qū)被分割為程序區(qū)PGM和數(shù)據(jù)區(qū)DAT時(shí)閃存的規(guī)格被示出。在區(qū)域被分割為程序區(qū)PGM和數(shù)據(jù)區(qū)DAT的情形中，當(dāng)該區(qū)域基于該規(guī)格被給出特征，用戶的可用性可以被提高。重寫操作的保證次數(shù)和讀取速度已經(jīng)被說(shuō)明。除了上述的，當(dāng)集合擦除操作單元和重寫操作單元對(duì)于重寫操作保證次數(shù)中更大的數(shù)據(jù)區(qū)DAT來(lái)說(shuō)更小時(shí)，可用性可以被提高。重寫操作的保證次數(shù)以及讀取速度在圖中的具體數(shù)值僅為示例。
在圖8中，閃存11或12的非易失性存儲(chǔ)單元的裝置結(jié)構(gòu)被例示。在被安置在硅襯底上的P型電位阱(well)區(qū)域22中，非易失性存儲(chǔ)單元21與用于存儲(chǔ)信息的第一MOS型第一晶體管23和選擇第一晶體管23的第二MOS型晶體管24(選擇MOS晶體管)一起被形成。第一晶體管23包括成為被連接至源線的源線電極的N型擴(kuò)散層(N型雜質(zhì)區(qū))30、電荷存儲(chǔ)區(qū)(例如，氮化硅膜層)31、被安置在電荷存儲(chǔ)區(qū)31的前和后表面的絕緣膜層(例如，氧化硅膜層)32和33、用于在寫和擦除操作時(shí)施加高壓的存儲(chǔ)柵電極(例如，N型多晶硅層)34以及用于保護(hù)存儲(chǔ)柵電極氧化膜層(例如，氧化硅膜層)35。第二晶體管24包括成為被連接至位線的位線電極的N型擴(kuò)散層(N型雜質(zhì)區(qū))36、柵絕緣膜層(例如，氧化硅膜層)37、控制柵電極(例如，N型多晶硅層)38和隔離控制柵電極38和存儲(chǔ)柵電極34的絕緣膜層(例如，氧化硅膜層)29。
當(dāng)?shù)谝痪w管23的電荷存儲(chǔ)區(qū)31和被安置在其前和后表面的絕緣膜層32和33的膜層厚度的總和(被稱為塊中的存儲(chǔ)柵絕緣膜層31、32和33)用tm表達(dá)時(shí)，控制柵電極38的柵絕緣膜層37的膜層厚度用tc表達(dá)并且在控制柵電極38和電荷存儲(chǔ)區(qū)31之間的絕緣膜層的膜層厚度用ti表達(dá)，關(guān)系tc＜tm≤ti被實(shí)現(xiàn)。從柵絕緣膜層37和存儲(chǔ)柵絕緣膜層31、32和33之間的維數(shù)差別來(lái)看，第二晶體管24的柵耐受(withstand)電壓被設(shè)置得比第一晶體管23的柵耐受電壓更低。
被寫在擴(kuò)散層36的一部分中的字“漏”是指在數(shù)據(jù)讀取操作中作為晶體管的漏電極的擴(kuò)散層36，被寫在擴(kuò)散層30的一部分中的字“源”是指在數(shù)據(jù)讀取操作中作為晶體管的源電極的擴(kuò)散層30。在擦除/寫操作中，在某些情形中，漏和源電極的作用可以不顧漏極和源極的指代而被互換。
當(dāng)熱電子被射入電荷存儲(chǔ)區(qū)31中時(shí)，高壓從漏極側(cè)被提供給存儲(chǔ)晶體管的通道的源極側(cè)并且選擇晶體管的通道的漏極側(cè)沒(méi)有進(jìn)入低電阻的傳導(dǎo)狀態(tài)。這是因?yàn)樵礃O側(cè)和漏極側(cè)不具有共同的諸如擴(kuò)散區(qū)域的低阻抗區(qū)域。因此，此時(shí)，存儲(chǔ)晶體管側(cè)的高壓沒(méi)有被施加到選擇晶體管。相應(yīng)地，即使當(dāng)選擇晶體管的柵絕緣膜層比存儲(chǔ)晶體管的柵絕緣膜層更薄，在重寫操作時(shí)，選擇晶體管的柵氧化膜層沒(méi)有被破壞。這保證了薄的柵氧化膜層使得選擇晶體管的電導(dǎo)更大以加快讀取速度。
在圖9中，圖8中的非易失性存儲(chǔ)單元的特征被表示出。在圖9中，分級(jí)位線結(jié)構(gòu)中的非易失性存儲(chǔ)單元21的連接狀態(tài)被例示。擴(kuò)散層36被連接到子位線BL(在下文中，簡(jiǎn)單地被稱為位線BL)，擴(kuò)散層30被連接至源線SL，存儲(chǔ)柵電極34被連接至存儲(chǔ)柵控制線ML并且控制柵電極38被連接至控制柵控制線CL。子位線BL通過(guò)N通道型開關(guān)MOS晶體管(ZMOS)39被連接至主位線(也被描述為全局位線)GL。雖然未在圖中被特別顯示，多個(gè)非易失性存儲(chǔ)單元21和多個(gè)位線BL分別通過(guò)ZMOSs 39被連接到子位線BL和主位線GL。
在圖9中，用于驅(qū)動(dòng)控制柵控制行CL的第一驅(qū)動(dòng)器(字驅(qū)動(dòng)器)41，用于驅(qū)動(dòng)存儲(chǔ)柵控制行ML的第二驅(qū)動(dòng)器42，用于開關(guān)驅(qū)動(dòng)ZMOS39的第三驅(qū)動(dòng)器(Z驅(qū)動(dòng)器)43，以及用于驅(qū)動(dòng)源行SL的第四驅(qū)動(dòng)器44被分別顯示。驅(qū)動(dòng)器42和44的每一個(gè)由使用柵耐受電壓較高的MOS晶體管的高壓MOS驅(qū)動(dòng)器組成。驅(qū)動(dòng)器41和43的每一個(gè)由使用柵耐受電壓相對(duì)較低的MOS晶體管的驅(qū)動(dòng)器組成。
在非易失性存儲(chǔ)單元1的第一晶體管23的閾值電壓設(shè)定地相對(duì)較高的寫操作中，例如，隨著存儲(chǔ)柵電壓Vmg和源線Vs被設(shè)為高電壓，控制柵電壓Vcg被設(shè)為1.8V，寫選擇位線被設(shè)為0V(電路的地電位)，并且寫非選擇位線被設(shè)為1.8V，寫選擇位線的第二晶體管24被開啟以從擴(kuò)散層30傳遞電流到擴(kuò)散層36?？刂茤烹姌O38的電荷存儲(chǔ)區(qū)31附近由電流產(chǎn)生的熱電子可以保存在電荷存儲(chǔ)區(qū)31中。在設(shè)定寫電流為常數(shù)電流來(lái)寫的情形中，寫選擇位線電位并不限制為地電位。例如，充分地施加0.5V以傳輸通道電流是足夠的。在寫操作中，對(duì)于N通道型存儲(chǔ)單元而言，擴(kuò)散層30作為漏極并且擴(kuò)散層36作為源極。寫的形式為將熱電子注入源極側(cè)。
在給第一晶體管23設(shè)定相對(duì)低的閾值電壓的擦除操作中，例如，高壓被施加到存儲(chǔ)柵電壓Vmg，第二晶體管24被開啟以設(shè)定擴(kuò)散層36和30為電路的地電位，并且被保存在電荷存儲(chǔ)區(qū)31中的電子被釋放到存儲(chǔ)柵電極34。那時(shí)，隨著第二晶體管24被設(shè)為關(guān)閉狀態(tài)或隨著第二晶體管24被設(shè)為關(guān)閉狀態(tài)并且源線也被設(shè)為浮動(dòng)狀態(tài)，擦除操作可以被執(zhí)行。
如同從對(duì)第一晶體管23的寫/擦除操作可以明顯地了解到的，該操作可以不需要施加高壓到控制柵控制線CL和位線BL而被實(shí)現(xiàn)。它保證了第二晶體管24的柵耐受電壓可以相對(duì)較低。它也不要求ZMOS39具有高壓。
雖然沒(méi)有特別地被限制，擦除狀態(tài)中的第一晶體管24，其閾值電壓被設(shè)為較低，是一種損耗型的，并且寫狀態(tài)中的第一晶體管24，其閾值電壓被設(shè)為較高，是一種增強(qiáng)型的。
在對(duì)圖9中非易失性存儲(chǔ)單元21的讀取操作中，設(shè)定源線電壓Vs和存儲(chǔ)柵電壓Vmg為0V并且將被選擇用于讀取的存儲(chǔ)單元的控制柵電壓Vcg為選擇電平1.8V是足夠的。當(dāng)?shù)诙w管24被開啟時(shí)，根據(jù)電流是否按照第一晶體管23的閾值電壓狀態(tài)流動(dòng)，被存儲(chǔ)的信息被讀取至位線BL。既然第二晶體管24具有厚度比第一晶體管23薄的柵氧化膜層以及較小的柵耐受電壓，整個(gè)非易失性存儲(chǔ)單元21的電導(dǎo)可以變得比在用于存儲(chǔ)的MOS晶體管和用于選擇的MOS晶體管都由高壓形成的情形中相對(duì)更大。這樣，數(shù)據(jù)讀取速度可以被加快。
在圖10中，數(shù)據(jù)處理器的第二示例被示出。圖10的數(shù)據(jù)處理器1A不同于其在圖1中示出的，在于被用于程序區(qū)的閃存11A從外部總線被重寫。那時(shí)，閃存11A獨(dú)立地包括被用于對(duì)CPU總線4的讀取訪問(wèn)中的第一訪問(wèn)端口(PRTr)50以及被用于從外部總線6重寫存儲(chǔ)信息的訪問(wèn)中的第二訪問(wèn)端口(PRTep)51，和執(zhí)行用于通過(guò)總線控制器5重寫存儲(chǔ)信息到閃存11A的訪問(wèn)控制操作的CPU 2。從第一訪問(wèn)端口50來(lái)看的閃存11A的地址空間以及從第二訪問(wèn)端口51來(lái)看的閃存11A的地址空間被相互區(qū)分。例如，CPU 2執(zhí)行重寫控制程序以施加重寫控制操作至閃存11A。閃存11A例如包括重寫控制程序。CPU 2執(zhí)行從閃存11A被內(nèi)部轉(zhuǎn)移到RAM 3的重寫控制程序。CPU 2執(zhí)行的程序指示了存儲(chǔ)信息的重寫操作?；蛘?，通過(guò)I/O端口9從諸如外部EPROM復(fù)寫器的重寫裝置給出的重寫命令進(jìn)行指示。當(dāng)重寫命令從外部被輸入時(shí)，CPU 2將其解譯。根據(jù)被解譯的結(jié)果，閃存11A具有的重寫控制程序被執(zhí)行，因此閃存11A具有的存儲(chǔ)信息接受重寫控制操作。重寫命令包括重寫控制代碼、被重寫的地址、重寫數(shù)據(jù)之類的。
在圖11中，閃存11A的配置示例被例示。閃存11A具有存儲(chǔ)墊60其中許多電可擦除和可寫的非易失性存儲(chǔ)單元52被安置在矩陣中。這里，有代表性地，一個(gè)存儲(chǔ)墊被示出。非易失性存儲(chǔ)單元52，雖然未被特別地限制，被形成為多層閘結(jié)構(gòu)，它包括源極(源線連接)、漏極(位線連接)、通道以及被層疊在相互絕緣的通道上的浮動(dòng)?xùn)藕涂刂茤?字線連接)?；蛘撸且资源鎯?chǔ)單元52可以被形成為分裂閘結(jié)構(gòu)，它包括圖8和9中所說(shuō)明的源極(被連接至源線)、漏極(被連接至位線)、通道以及在通道上被相鄰地形成并相互絕緣的選擇柵(被連接至字線)和存儲(chǔ)柵(被連接至存儲(chǔ)柵控制線)。
存儲(chǔ)墊60具有多個(gè)存儲(chǔ)陣列61。對(duì)每個(gè)存儲(chǔ)陣列61，多個(gè)局部位線LBL被安置，由列選擇電路(CSEL)62選擇的局部位線LBL以及讀出放大器陣列(SAA)63接收列選擇電路62的輸出。在圖中的讀出放大器陣列63中，有代表性地，兩個(gè)讀出放大器SA被示出。讀出放大器陣列63的輸出被連接至各個(gè)存儲(chǔ)陣列共同的讀取全局位線GBLr。本質(zhì)上，位線被形成為分級(jí)位線結(jié)構(gòu)并且讀出放大器根據(jù)分級(jí)讀出方法進(jìn)行放大。圖中上下一對(duì)存儲(chǔ)陣列具有一個(gè)共同的讀出放大器陣列63。相互地，當(dāng)一個(gè)存儲(chǔ)陣列的局部的位線被設(shè)為讀出側(cè)，另一個(gè)存儲(chǔ)陣列的局部的位線被設(shè)為參考側(cè)。寫系統(tǒng)具有獨(dú)立于讀取系統(tǒng)的寫全局位線GBLw，寫全局位線GBLw對(duì)各個(gè)存儲(chǔ)陣列61被公有化。對(duì)應(yīng)寫全局位線GBLw的局部位線LBL可以選擇性地通過(guò)分離開關(guān)DSW被連接或被隔離。在讀取操作期間，分離開關(guān)DSW至少將被讀取的存儲(chǔ)陣列中將寫全局位線GBLw從局部位線LBL分離。雖然沒(méi)有被特別地限制，讀取全局位線GBLr被設(shè)為32線并且讀取全局位線GBLw被設(shè)為1024線。寫全局位線GBLw也被用在確認(rèn)讀取操作中。
非易失性存儲(chǔ)單元52的字線WL根據(jù)地址信號(hào)由于行解碼器(RDEC)65的解碼結(jié)果而被選擇性地驅(qū)動(dòng)。驅(qū)動(dòng)電平根據(jù)對(duì)閃存的擦除、寫或讀取操作被確定。列選擇電路62根據(jù)地址信號(hào)由列解碼器(CDEC)66的解碼結(jié)果而選擇了局域位線LBL。分離開關(guān)DSW和讀出放大器SA響應(yīng)對(duì)存儲(chǔ)陣列的讀取、擦除或?qū)懖僮鞅恍薪獯a器65控制。地址信號(hào)從地址總線(ABUS)54被提供。只有一種地址總線54在圖中被示出。然而，從第一訪問(wèn)端口50來(lái)看的對(duì)閃存11A的地址空間和從第二訪問(wèn)端口51來(lái)看的對(duì)閃存11A看到的地址空間被區(qū)分；相應(yīng)地，實(shí)際上，CPU 4一側(cè)的地址總線和外部總線6一側(cè)的地址總線被單獨(dú)地連接。
讀取全局位線GBLr通過(guò)高速讀取讀出放大器電路(RAMP)67被連接至CPU 4的數(shù)據(jù)總線。寫全局位線GBLw被連接至寫電路(PE)68和確認(rèn)讀取電路(VRF)69。寫電路68和確認(rèn)讀取電路69通過(guò)列選擇電路70被連接至外部總線6的數(shù)據(jù)總線。列選擇電路70具有1024比特的數(shù)據(jù)鎖存器(latch)，并且在寫操作中，選擇性地將1024比特的數(shù)據(jù)鎖存器以32比特為單元連接至外部總線6的數(shù)據(jù)總線。選擇由來(lái)自列解碼器(CDEC)71的選擇信號(hào)被執(zhí)行。在寫操作中，列選擇電路70順序地并且以32比特為單元加載從CPU 2例如以32比特為單元并且通過(guò)總線控制器被提供給外部總線6在數(shù)據(jù)鎖存器中被順序地輸出的寫控制數(shù)據(jù)。寫電路68根據(jù)在數(shù)據(jù)鎖存器中通過(guò)列選擇電路70被鎖存(latch)的1024比特的寫控制數(shù)據(jù)的每一個(gè)的邏輯值而施加寫電壓至相應(yīng)的寫位線GBLw。在確認(rèn)讀取操作中，在各個(gè)寫位線GBLw中讀取的1024比特的數(shù)據(jù)在數(shù)據(jù)鎖存器中并行地被鎖存，并且被鎖存的數(shù)據(jù)以32比特為單元由列選擇電路70被順序地選擇并且在確認(rèn)讀取電路69中的放大之后被輸出至外部總線6的數(shù)據(jù)總線。確認(rèn)讀取操作中的外部總線6中讀取的數(shù)據(jù)在CPU 2中被確認(rèn)確定。在寫操作的確認(rèn)確定中，以比特為單位，寫邏輯值是否被獲取被確定，并且確認(rèn)結(jié)果對(duì)于每個(gè)相應(yīng)的來(lái)自CPU 2的比特作為新的寫控制數(shù)據(jù)被提供給寫電路68。在擦除操作中的確認(rèn)確定中，所有的比特是否已變成擦除狀態(tài)中的邏輯值被確定。在控制電路(CNT)69中，通過(guò)來(lái)自CPU 2的CPU 4，或通過(guò)外部總線6，存儲(chǔ)控制信息被設(shè)定并且據(jù)此與讀取、擦除和寫操作對(duì)應(yīng)的控制序列以及工作電源的開關(guān)控制被執(zhí)行。
在具有多層閘結(jié)構(gòu)的非易失性存儲(chǔ)單元52中，在連接至源線的源極區(qū)域和被連接至局部位線LBL的漏極區(qū)域之間，通道區(qū)域被形成，在通道區(qū)域浮動(dòng)?xùn)烹姌O通過(guò)柵絕緣層被形成，并且其上通過(guò)氧化膜層?xùn)趴刂齐姌O被形成。浮動(dòng)?xùn)烹姌O由多晶硅層組成?？刂茤烹姌O由多晶硅布線組成并且變成了字行WL的一部分。
當(dāng)寫操作通過(guò)熱載流子的注入被執(zhí)行時(shí)，操作電壓如下所示。例如，在寫操作中，隨著字線電壓被設(shè)為10V、位線電壓被設(shè)為5V、源線電壓被設(shè)為0V并且電位阱電壓被設(shè)為0V，熱載流子從漏極區(qū)域被注入到浮動(dòng)?xùn)拧Ｔ诓脸僮髦?，隨著字線電壓被設(shè)為-10V，電位阱電壓被設(shè)為10V并且位線和源線被設(shè)為高阻抗，電子被從浮動(dòng)?xùn)疟惶崛〉诫娢悔鍏^(qū)域。在讀取操作中，隨著字線電壓被設(shè)為電源電壓、位線電壓被設(shè)為電源電壓、源線電壓被設(shè)為0V并且電位阱電壓被設(shè)為0V，操作被執(zhí)行。在擦除和寫操作中，高壓必需地被施加到字線和電位阱區(qū)域。
如在圖10中所說(shuō)明的，當(dāng)訪問(wèn)端口被分割為被用于讀取存儲(chǔ)信息的一部分和用于重寫存儲(chǔ)信息的另一部分并且存儲(chǔ)信息從外部總線6被重寫時(shí)，是讀取端口的第一訪問(wèn)端口(PRTr)50可以容易地被優(yōu)化來(lái)加快讀取操作。例如，在讀取端口中，接收重寫數(shù)據(jù)的輸入緩存變得不必要了。既然輸入緩存伴隨有成為數(shù)據(jù)輸出信號(hào)線的負(fù)荷的輸入電容，這種輸入電容對(duì)于高速總線會(huì)盡可能的小。這是因?yàn)閷憯?shù)據(jù)在某些情形中從I/O端口被輸入，此外，確認(rèn)讀取數(shù)據(jù)即使當(dāng)是低速總線的外部總線6被使用時(shí)，并不影響存儲(chǔ)信息的重寫特性。
圖12示出了數(shù)據(jù)處理器的第三示例。在圖12中示出的數(shù)據(jù)處理器1B不同于圖1中的在于檢測(cè)和校正誤差的誤差檢測(cè)和校正電路(ECC電路)13和14對(duì)從閃存11A和12A讀取的數(shù)據(jù)被安置。ECC電路13被安置在閃存11A的第一訪問(wèn)端口(PRTr)50和CPU總線4的數(shù)據(jù)總線之間。用于存儲(chǔ)數(shù)據(jù)的閃存12A同樣獨(dú)立地具有被用于對(duì)外部總線6的讀取訪問(wèn)操作中的第一訪問(wèn)端口(PRTr)54，以及被用于來(lái)自外部總線6的存儲(chǔ)信息的重寫訪問(wèn)操作中的第二訪問(wèn)端口(PRTep)55，并且ECC電路14被安置在閃存12A的第一訪問(wèn)端口(PRTr)54和外部總線6的數(shù)據(jù)總線之間。
在確認(rèn)操作中，從其本性，施加誤差校正操作到讀取數(shù)據(jù)是不方便的。當(dāng)同樣的訪問(wèn)端口被共同地用在存儲(chǔ)信息的讀取和重寫操作中時(shí)，在重寫操作中繞過(guò)ECC電路13的信號(hào)路徑必需被加上，并且這種附加的路徑構(gòu)成了存儲(chǔ)信息的讀取操作的不期望的負(fù)載。那時(shí)，當(dāng)訪問(wèn)端口50和51分別被劃分為讀取端口和重寫端口并且存儲(chǔ)信息從外部總線6被重寫時(shí)，即使當(dāng)ECC電路13被安置在第一訪問(wèn)端口50和CPU總線4之間時(shí)，讀取操作中的更高的速度可以容易地被保證。
雖然未在圖中被特別地示出，當(dāng)ECC電路13被加入以施加誤差校正時(shí)，在DAT數(shù)據(jù)中，通過(guò)利用低速讀取的特征，無(wú)需安置ECC電路13作為閃存12A側(cè)的硬件，在其位置中，ECC的校正代碼和存儲(chǔ)數(shù)據(jù)被一起讀取并且CPU 2可以執(zhí)行用于ECC電路中的程序以用軟件校正誤差。此外，當(dāng)組成程序區(qū)的多片閃存11A為片上的，通過(guò)共同的ECC電路，引導(dǎo)數(shù)據(jù)可以被輸出到CPU總線4。
在圖13中，數(shù)據(jù)處理器的第四示例被示出。圖中示出的數(shù)據(jù)處理器1C不同于圖2中示出的在于在一個(gè)閃存11B的存儲(chǔ)陣列中數(shù)據(jù)區(qū)(DAT)和程序區(qū)(PGM)被安置。數(shù)據(jù)區(qū)專有的閃存12或12A沒(méi)有被安置。第一訪問(wèn)端口50被連接到CPU總線4并且ECC電路13被插入第一訪問(wèn)端口50和CPU總線4的數(shù)據(jù)總線之間。雖然沒(méi)有特別地在圖中被示出，當(dāng)數(shù)據(jù)區(qū)(DAT)和程序區(qū)(PGM)被組成一個(gè)閃存11B的存儲(chǔ)陣列時(shí)，ECC電路13未被安置，或者由于程序用CPU 2實(shí)現(xiàn)軟件ECC或者閃存11B只被連接到CPU 4的配置可以被采用。
當(dāng)重寫操作根據(jù)圖4中示出的過(guò)程從第二訪問(wèn)端口51被施加到同樣在閃存11B中構(gòu)成的程序區(qū)(PGM)和數(shù)據(jù)區(qū)(DAT)時(shí)，在程序區(qū)(PGM)中可以獲得相對(duì)低的電壓電平的擦除閾值電壓分布并且在數(shù)據(jù)區(qū)(DAT)中可以獲得相對(duì)高的電壓電平的擦除閾值電壓分布。例如，當(dāng)閃存11B具有圖11中所說(shuō)明的配置時(shí)，既然程序區(qū)(PGM)和數(shù)據(jù)區(qū)(DAT)的存儲(chǔ)陣列的配置是相同的，來(lái)自數(shù)據(jù)區(qū)(DAT)的存儲(chǔ)單元的存儲(chǔ)信息的讀取速度相對(duì)較低并且來(lái)自程序區(qū)(PGM)的存儲(chǔ)單元的存儲(chǔ)信息的讀取速度相對(duì)較快。對(duì)于該差別，例如，CPU2，如圖14中所示，可以在不同的總線周期得到對(duì)程序區(qū)(PGM)和數(shù)據(jù)區(qū)(DAT)的訪問(wèn)。即，當(dāng)數(shù)據(jù)區(qū)(DAT)被讀取時(shí)，等待時(shí)間被設(shè)為較大。參照?qǐng)D14，當(dāng)程序區(qū)(PGM)被訪問(wèn)時(shí)，等待時(shí)間被設(shè)為1并且，當(dāng)數(shù)據(jù)區(qū)(DAT)被訪問(wèn)時(shí)，等待時(shí)間被設(shè)為n＝4。
在圖15中，在閃存11B中，數(shù)據(jù)區(qū)(DAT)和程序區(qū)(PGM)的讀取速度被設(shè)為相同的存儲(chǔ)陣列的配置的示例被例示。當(dāng)讀取存儲(chǔ)器電流較小的數(shù)據(jù)區(qū)(DAT)被安置在與程序區(qū)(PGM)的相同的存儲(chǔ)陣列中時(shí)，以分級(jí)讀出放大器的結(jié)構(gòu)連接到讀出放大器SA的存儲(chǔ)單元的比特?cái)?shù)，換句話說(shuō)，局部位線LBL的長(zhǎng)度與程序區(qū)(PGM)的相比被變得足夠小。本質(zhì)上，與程序區(qū)(PGM)的存儲(chǔ)陣列61A相比，數(shù)據(jù)區(qū)(DAT)的存儲(chǔ)陣列61B被變得更小。因此，存儲(chǔ)器電流也很小的數(shù)據(jù)區(qū)(DAT)不需要降低讀取速度可以被讀取。在圖15中，寫系統(tǒng)之類的配置被從圖中略去；然而，這些在圖11中一樣。在圖14中，術(shù)語(yǔ)“DEC”通常指列解碼器和行解碼器，術(shù)語(yǔ)“BIF”指總線接口并且術(shù)語(yǔ)“CNT”指控制電路。
或者，當(dāng)程序區(qū)(PGM)的讀取速度被加快并且數(shù)據(jù)區(qū)(DAT)的讀取速度相對(duì)降低，程序區(qū)(PGM)的存儲(chǔ)陣列61A的局部位線LBL的長(zhǎng)度比數(shù)據(jù)區(qū)(DAT)的局部位線LBL長(zhǎng)度可以縮得更短。因此，程序區(qū)(PGM)的一些局部位線LBL可以被變得更小并且因此讀取速度可以被更多地加快。
在圖16中，兩個(gè)閃存被獨(dú)立地連接到CPU總線和外部總線的模式被示出。在被連接到CPU總線4的閃存11中，分級(jí)讀出放大器可以被采用以加快讀取速度。既然被連接到外部總線6的閃存12并不意味著加快，分級(jí)讀出放大器結(jié)構(gòu)不那么有利地被采用。參考標(biāo)號(hào)“MAT(PGM)”表示被變成程序區(qū)的存儲(chǔ)墊并且參考標(biāo)號(hào)“MAT(MAT)”表示被變成數(shù)據(jù)區(qū)的存儲(chǔ)墊。
由于上述的數(shù)據(jù)處理器，可以得到以下的優(yōu)點(diǎn)。
(1)當(dāng)存儲(chǔ)區(qū)被劃分為程序區(qū)(PGM)和數(shù)據(jù)區(qū)(DAT)兩個(gè)區(qū)域并且諸如確定閃存的性能或惡化的被施加的電壓和被施加的時(shí)間的擦除和寫條件被改變時(shí)，可以得到兩者必需的性能。在諸如實(shí)現(xiàn)了高速讀取操作的一個(gè)應(yīng)用和重寫操作次數(shù)被特別地提高了的一個(gè)應(yīng)用中不同的非易失性存儲(chǔ)器可以在一個(gè)芯片上被實(shí)現(xiàn)而不用改變生產(chǎn)條件。
(2)當(dāng)閃存的訪問(wèn)端口被分割為用于存儲(chǔ)信息的讀取操作中的一部分和用于重寫操作中的一部分時(shí)，用于讀取操作中的端口可以容易地被優(yōu)化以加快讀取操作。例如，在用于讀取操作中的端口50中，接收重寫數(shù)據(jù)的輸入緩存是不必要的。輸入緩存伴隨成為用于數(shù)據(jù)輸入操作中的數(shù)據(jù)線的負(fù)荷的輸入電容。此外，在能夠?qū)牡谝辉L問(wèn)端口50讀取的數(shù)據(jù)檢測(cè)和校正誤差的ECC電路13同樣被安置在第一訪問(wèn)端口50和CPU總線4之間的情形中，不需要考慮重寫操作中的確認(rèn)操作。在確認(rèn)操作中，從其本性，數(shù)據(jù)能夠被不方便地校正。當(dāng)一個(gè)訪問(wèn)端口被用于存儲(chǔ)信息的讀取和重寫操作，在重寫操作中，繞過(guò)ECC電路13的信號(hào)路徑被必要地加上。這種附加的路徑構(gòu)成了對(duì)存儲(chǔ)信息的讀取操作所不期望的負(fù)荷。
(3)當(dāng)從第一訪問(wèn)端口50來(lái)看的對(duì)閃存11A的地址空間和從第二訪問(wèn)端口51來(lái)看的對(duì)閃存11A的地址空間被區(qū)分時(shí)，被連接到CPU總線4的CPU 2可以方便地控制通過(guò)外部總線6來(lái)自第二訪問(wèn)端口51的存儲(chǔ)信息的重寫操作。
(4)當(dāng)數(shù)據(jù)區(qū)DAT和程序區(qū)PGM被組成一個(gè)具有分級(jí)讀出結(jié)構(gòu)的閃存11B，當(dāng)前者的位線負(fù)荷被變得比后者的更小時(shí)，重寫操作的保證次數(shù)對(duì)于程序區(qū)PGM可以被增加并且對(duì)數(shù)據(jù)區(qū)DAT和程序區(qū)PGM兩者的讀取訪問(wèn)周期可以被均衡。
在上文中，由發(fā)明人實(shí)現(xiàn)的本發(fā)明參照實(shí)施例被明確地說(shuō)明。然而，本發(fā)明并不限制于此。不言而喻，在不偏離本發(fā)明的要點(diǎn)的范圍內(nèi)，可以施加多種修改。
例如，在各個(gè)程序區(qū)的存儲(chǔ)單元和數(shù)據(jù)區(qū)的存儲(chǔ)單元中，當(dāng)閾值電壓的最大變化寬度被變得更大時(shí)，程序區(qū)的存儲(chǔ)單元的擦除閾值電壓分布被變得低于數(shù)據(jù)區(qū)中的存儲(chǔ)單元的擦除閾值電壓分布。然而，程序區(qū)的存儲(chǔ)單元的寫閾值電壓分布可以被變得高于數(shù)據(jù)區(qū)中的存儲(chǔ)單元的寫閾值電壓分布。在前一種情形中，在各程序和數(shù)據(jù)區(qū)中，諸如讀取字線選擇電平的讀取確定電平可以是相同的。在后一種情形中，程序區(qū)中的讀取確定電平可以高于數(shù)據(jù)區(qū)中的。
數(shù)據(jù)處理器的總線配置并不限于雙總線的配置。三總線配置或單總線配置可以被采用。不言而喻，在數(shù)據(jù)處理器上，除了上述的不同的電路組件可以是片上的。電可重寫非易失性存儲(chǔ)器，不需要對(duì)閃存進(jìn)行限制，可以是EEPROM。
此外，在圖2和其它的圖中說(shuō)明了施加到字線的電壓被改變以設(shè)定存儲(chǔ)單元的閾值電壓。然而，在改變字線電壓之處，經(jīng)過(guò)讀出放大器的電流量被測(cè)量以確定存儲(chǔ)單元的擦除狀態(tài)。在這種非易失性存儲(chǔ)器的情形中，即使當(dāng)存儲(chǔ)單元的閾值電壓的狀態(tài)是確定存儲(chǔ)于存儲(chǔ)單元中的數(shù)值的主要因素時(shí)，既然負(fù)載電容或被連接到存儲(chǔ)單元的布線的阻抗會(huì)產(chǎn)生影響，存儲(chǔ)單元的閾值電壓分布不同于圖2中所示出的而被考慮。在這種非易失性存儲(chǔ)器的情形中，圖2的電平軸的存儲(chǔ)器Vth可以與存儲(chǔ)器電流量相互交換。
工業(yè)實(shí)用性本發(fā)明可以被廣泛地應(yīng)用于諸如微電腦(其中如閃存的可重寫非易失性存儲(chǔ)器是片上器件)的半導(dǎo)體集成電路，以及系統(tǒng)LSIs和在打包底層上安裝了這種半導(dǎo)體集成電路和獨(dú)立的半導(dǎo)體集成電路的多端(multi-tip)組件。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括中央處理器；以及被安置在所述中央處理器的地址空間中的可重寫非易失性存儲(chǔ)區(qū)，其中所述非易失性存儲(chǔ)區(qū)具有第一非易失性存儲(chǔ)區(qū)和第二非易失性存儲(chǔ)區(qū)，它們根據(jù)閾值電壓的差別來(lái)記憶信息；并且所述第一非易失性存儲(chǔ)區(qū)具有大于所述第二非易失性存儲(chǔ)區(qū)的用于存儲(chǔ)信息集的閾值電壓的最大變化寬度。
2.根據(jù)權(quán)利要求
1所述的半導(dǎo)體集成電路，其中，所述第一非易失性存儲(chǔ)區(qū)的閾值電壓初始化電平分布與所述第二非易失性存儲(chǔ)區(qū)相比被設(shè)為更低以使得所述閾值電壓的最大變化寬度更大。
3.根據(jù)權(quán)利要求
1所述的半導(dǎo)體集成電路，其中，所述第一非易失性存儲(chǔ)區(qū)的存儲(chǔ)信息讀取速度與所述第二非易失性存儲(chǔ)區(qū)相比被變得更快。
4.根據(jù)權(quán)利要求
1所述的半導(dǎo)體集成電路，其中，被提供了所述第一存儲(chǔ)區(qū)的第一非易失性存儲(chǔ)器和提供了所述第二存儲(chǔ)區(qū)的第二非易失性存儲(chǔ)器被獨(dú)立地包括。
5.根據(jù)權(quán)利要求
1所述的半導(dǎo)體集成電路，其中，包括了一個(gè)被提供了所述第一存儲(chǔ)區(qū)和所述第二存儲(chǔ)區(qū)的非易失性存儲(chǔ)器。
6.根據(jù)權(quán)利要求
3所述的半導(dǎo)體集成電路，其中，所述第一非易失性存儲(chǔ)區(qū)被用來(lái)存儲(chǔ)程序并且所述第二非易失性存儲(chǔ)區(qū)被用來(lái)存儲(chǔ)數(shù)據(jù)。
7.一種半導(dǎo)體集成電路，包括中央處理器；易失性存儲(chǔ)器；所述中央處理器和所述易失性存儲(chǔ)器被連接之處的第一總線；被連接到所述第一總線的總線控制器；以及被連接到所述總線控制器的第二總線，其中對(duì)于所述第一總線，根據(jù)閾值電壓的差別來(lái)存儲(chǔ)信息的第一電可重寫非易失性存儲(chǔ)器被連接；對(duì)于所述第二總線，根據(jù)閾值電壓的差別來(lái)存儲(chǔ)信息的第二電可重寫非易失性存儲(chǔ)器被連接；并且所述第一非易失性存儲(chǔ)器的用于存儲(chǔ)信息的閾值電壓的最大變化寬度被設(shè)為大于所述第二非易失性存儲(chǔ)器的。
8.根據(jù)權(quán)利要求
7所述的半導(dǎo)體集成電路，其中，所述第一非易失性存儲(chǔ)器的閾值電壓的初始化電平的分布與所述第二非易失性存儲(chǔ)區(qū)相比被設(shè)為更低以使得所述閾值電壓的所述最大變化寬度更大。
9.根據(jù)權(quán)利要求
7所述的半導(dǎo)體集成電路，其中，所述第一非易失性存儲(chǔ)區(qū)被用來(lái)存儲(chǔ)所述中央處理器所執(zhí)行的程序并且所述第二非易失性存儲(chǔ)區(qū)被用來(lái)存儲(chǔ)所述中央處理器執(zhí)行所述程序時(shí)所使用的數(shù)據(jù)。
10.根據(jù)權(quán)利要求
9所述的半導(dǎo)體集成電路，其中，所述第一非易失性存儲(chǔ)器具有被用在對(duì)所述第一總線進(jìn)行讀取訪問(wèn)中的第一訪問(wèn)端口以及被用在從所述第二總線進(jìn)行存儲(chǔ)信息的重寫訪問(wèn)中的第二訪問(wèn)端口，所述中央處理器執(zhí)行用于對(duì)第一存儲(chǔ)器重寫存儲(chǔ)信息的訪問(wèn)控制。
11.根據(jù)權(quán)利要求
10所述的半導(dǎo)體集成電路，其中，對(duì)從所述第一訪問(wèn)端口來(lái)看的第一非易失性存儲(chǔ)器的地址空間和對(duì)從所述第二訪問(wèn)端口來(lái)看的所述第一非易失性存儲(chǔ)器的地址空間被區(qū)分。
12.根據(jù)權(quán)利要求
11所述的半導(dǎo)體集成電路，其中，當(dāng)外部接口電路被連接到所述第二總線并且重寫命令被外部輸入到所述外部接口電路中時(shí)，所述中央處理器解譯了所述重寫命令并根據(jù)解譯結(jié)果執(zhí)行了所述第一非易失性存儲(chǔ)器保存的重寫控制程序以控制所述第一非易失性存儲(chǔ)器保存的存儲(chǔ)信息的重寫操作。
13.根據(jù)權(quán)利要求
12所述的半導(dǎo)體集成電路，其中，能夠?qū)牡谝辉L問(wèn)端口讀取的數(shù)據(jù)檢測(cè)并校正誤差的ECC電路被安置在所述第一訪問(wèn)端口和所述第一總線之間。
14.根據(jù)權(quán)利要求
9所述的半導(dǎo)體集成電路，其中所述第一非易失性存儲(chǔ)器具有若干非易失性存儲(chǔ)單元并且所述非易失性存儲(chǔ)單元各具有存儲(chǔ)晶體管，其閾值電壓根據(jù)電荷存儲(chǔ)區(qū)的電荷保持狀態(tài)被區(qū)分，以及能夠選擇性地連接所述存儲(chǔ)晶體管到位線的選擇晶體管；所述選擇晶體管的柵絕緣膜層比所述存儲(chǔ)晶體管的柵絕緣膜層更薄地被形成；并且由于緊接著所述選擇晶體管柵電極之下的半導(dǎo)體區(qū)域中所形成的通道與緊接著所述存儲(chǔ)晶體管的電荷存儲(chǔ)區(qū)域之下的半導(dǎo)體區(qū)域中所形成的通道之間的電位差別所形成的熱電子被注入所述電荷存儲(chǔ)區(qū)域從而設(shè)定更高的閾值電壓以減少被保存在所述電荷存儲(chǔ)區(qū)域中的電子從而朝著更低的方向初始化閾值電壓。
15.一種半導(dǎo)體集成電路，包括中央處理器；易失性存儲(chǔ)器；所述中央處理器和所述易失性存儲(chǔ)器被連接之處的第一總線；被連接到所述第一總線的總線控制器；以及被連接到所述總線控制器的第二總線，其中被連接到所述第一總線的非易失性存儲(chǔ)器；所述非易失性存儲(chǔ)器具有第一非易失性存儲(chǔ)區(qū)和第二非易失性存儲(chǔ)區(qū)，它們根據(jù)閾值電壓的差別存儲(chǔ)信息；并且所述第一非易失性存儲(chǔ)區(qū)的用于存儲(chǔ)信息的閾值電壓的最大變化寬度與所述第二非易失性存儲(chǔ)區(qū)相比被設(shè)得更大。
16.根據(jù)權(quán)利要求
15所述的半導(dǎo)體集成電路，其中，所述第一非易失性存儲(chǔ)區(qū)的閾值電壓的初始化電平的分布與所述第二非易失性存儲(chǔ)區(qū)相比可以被設(shè)得更低以使得所述閾值電壓的最大變化寬度更大。
17.根據(jù)權(quán)利要求
15所述的半導(dǎo)體集成電路，其中，當(dāng)與閾值電壓對(duì)應(yīng)的存儲(chǔ)信息從所述第一非易失性存儲(chǔ)區(qū)中的非易失性存儲(chǔ)單元被讀取時(shí)被給予到非易失性存儲(chǔ)單元的讀取確定電平被設(shè)為與當(dāng)與閾值電壓對(duì)應(yīng)的存儲(chǔ)信息從所述第二非易失性存儲(chǔ)區(qū)中的非易失性存儲(chǔ)單元被讀取時(shí)被給予到非易失性存儲(chǔ)單元的讀取確定電平相同。
18.根據(jù)權(quán)利要求
17所述的半導(dǎo)體集成電路，其中，所述第一非易失性存儲(chǔ)區(qū)被用來(lái)存儲(chǔ)所述中央處理器執(zhí)行的程序并且所述第二非易失性存儲(chǔ)區(qū)被用來(lái)存儲(chǔ)當(dāng)所述中央處理器執(zhí)行所述程序時(shí)所使用的數(shù)據(jù)。
19.根據(jù)權(quán)利要求
18所述的半導(dǎo)體集成電路，其中，所述第一非易失性存儲(chǔ)區(qū)和所述第二非易失性存儲(chǔ)區(qū)各具有由多個(gè)被分割的區(qū)域所構(gòu)成的分級(jí)位線結(jié)構(gòu)，各個(gè)所述被分割區(qū)域固有的多個(gè)第一位線、所述多個(gè)被分割區(qū)域共有的第二位線，從所述被分割區(qū)域選擇所述第一位線的選擇電路并且被安置在所述選擇電路和所述第二位線之間的讀出放大器，其中所述第一位線的各自的負(fù)荷在所述第二非易失性存儲(chǔ)區(qū)中比在所述第一非易失性存儲(chǔ)區(qū)中更小。
20.根據(jù)權(quán)利要求
18所述的半導(dǎo)體集成電路，其中，所述中央處理器在對(duì)所述非易失性存儲(chǔ)器的讀取訪問(wèn)控制中進(jìn)行控制使得對(duì)所述第二非易失性存儲(chǔ)區(qū)的訪問(wèn)周期的數(shù)目大于對(duì)所述第一非易失性存儲(chǔ)區(qū)的訪問(wèn)周期的數(shù)目。
21.根據(jù)權(quán)利要求
18所述的半導(dǎo)體集成電路，其中，所述非易失性存儲(chǔ)器具有被用在對(duì)所述第一總線的讀取訪問(wèn)中的第一訪問(wèn)端口以及被用在從所述第二總線進(jìn)行存儲(chǔ)信息的重寫訪問(wèn)中的第二訪問(wèn)端口，所述中央處理器施加訪問(wèn)控制用于對(duì)所述非易失性存儲(chǔ)器重寫存儲(chǔ)信息。
22.根據(jù)權(quán)利要求
21所述的半導(dǎo)體集成電路，其中，對(duì)從所述第一訪問(wèn)端口來(lái)看的所述非易失性存儲(chǔ)器的地址空間和對(duì)從所述第二訪問(wèn)端口來(lái)看的所述非易失性存儲(chǔ)器的地址空間被區(qū)分。
23.根據(jù)權(quán)利要求
22所述的半導(dǎo)體集成電路，其中，當(dāng)外部接口電路被連接到所述第二總線并且重寫命令被外部輸入到所述外部接口電路中時(shí)，所述中央處理器解譯了所述重寫命令并根據(jù)被解譯的結(jié)果執(zhí)行了所述第一非易失性存儲(chǔ)器保存的重寫控制程序以控制所述第一非易失性存儲(chǔ)器保存的存儲(chǔ)信息的重寫操作。
24.根據(jù)權(quán)利要求
22所述的半導(dǎo)體集成電路，其中，能夠?qū)牡谝辉L問(wèn)端口讀取的數(shù)據(jù)檢測(cè)并校正誤差的ECC電路被安置在所述第一訪問(wèn)端口和所述第一總線之間。
25.根據(jù)權(quán)利要求
18所述的半導(dǎo)體集成電路，其中所述非易失性存儲(chǔ)器具有若干非易失性存儲(chǔ)單元并且所述非易失性存儲(chǔ)單元具有其閾值電壓根據(jù)電荷存儲(chǔ)區(qū)的電荷保持狀態(tài)被區(qū)分的存儲(chǔ)晶體管以及能夠選擇性地連接所述存儲(chǔ)晶體管到位線的選擇晶體管；所述選擇晶體管的柵絕緣膜層比所述存儲(chǔ)晶體管的柵絕緣膜層更薄地被形成；并且由于緊接著所述選擇晶體管柵電極之下的半導(dǎo)體區(qū)域中所形成的通道與緊接著所述存儲(chǔ)晶體管之下的電荷存儲(chǔ)區(qū)域的半導(dǎo)體區(qū)域中所形成的通道之間的電位差別所形成的熱電子被注入所述電荷存儲(chǔ)區(qū)域以設(shè)定更高的閾值電壓以減少被保存在所述電荷存儲(chǔ)區(qū)域中的電子從而朝著更低的方向初始化所述閾值電壓。
26.一種半導(dǎo)體集成電路，包括中央處理器；以及被安置在所述中央處理器的地址空間中的可重寫非易失性存儲(chǔ)區(qū)，其中所述非易失性存儲(chǔ)區(qū)包括第一非易失性存儲(chǔ)區(qū)和第二非易失性存儲(chǔ)區(qū)，它們根據(jù)流過(guò)存儲(chǔ)單元的電流量的差別來(lái)存儲(chǔ)信息；所述第一存儲(chǔ)區(qū)的存儲(chǔ)單元和所述第二存儲(chǔ)區(qū)的存儲(chǔ)單元分別具有第一狀態(tài)和第二狀態(tài)；在所述第一存儲(chǔ)區(qū)中的所述存儲(chǔ)單元的第一狀態(tài)和所述第二存儲(chǔ)區(qū)的所述存儲(chǔ)單元的第一狀態(tài)中，兩者流過(guò)所述存儲(chǔ)單元的電流量被包含在第一范圍中；在所述第一存儲(chǔ)區(qū)中的所述存儲(chǔ)單元的第二狀態(tài)中，流過(guò)所述存儲(chǔ)單元的電流量被包含在第二范圍中；并且在所述第二存儲(chǔ)區(qū)中的所述存儲(chǔ)單元的第二狀態(tài)中，流過(guò)所述存儲(chǔ)單元的電流量被包含在不同于所述第二范圍的第三范圍中。
27.根據(jù)權(quán)利要求
26所述的半導(dǎo)體集成電路，其中，所述第二范圍和所述第三范圍被部分地重疊。
專利摘要
一種具有中央處理器和被安置在該中央處理器的地址空間中的可重寫非易失性存儲(chǔ)區(qū)的半導(dǎo)體集成電路。該非易失性存儲(chǔ)區(qū)具有第一非易失性存儲(chǔ)區(qū)和第二非易失性存儲(chǔ)區(qū)，它們根據(jù)閾值電壓的差別來(lái)記憶信息。該第一非易失性存儲(chǔ)區(qū)具有大于第二非易失性存儲(chǔ)區(qū)的用于記憶信息集的閾值電壓的最大變化寬度。當(dāng)用于記憶信息的閾值電壓的最大變化寬度更大時(shí)，既然對(duì)于存儲(chǔ)單元由于存儲(chǔ)信息的重寫操作的壓力變得更大，在保證重寫操作的次數(shù)方面較差；然而，既然讀取電流變得更大，存儲(chǔ)信息的讀取速度可以被加快。第一非易失性存儲(chǔ)區(qū)可以被優(yōu)先考慮以加快存儲(chǔ)信息的讀取速度并且第二非易失性存儲(chǔ)區(qū)可以被優(yōu)先考慮以保證更多的存儲(chǔ)信息的重寫操作次數(shù)。
文檔編號(hào)G11C16/02GK1993682SQ200480043669
公開日2007年7月4日 申請(qǐng)日期2004年8月30日
發(fā)明者品川裕, 片岡健, 石川榮一, 田中利廣, 柳澤一正, 鈴川一文 申請(qǐng)人:株式會(huì)社瑞薩科技導(dǎo)出引文BiBTeX, EndNote, RefMan