專利名稱：多微處理器系統(tǒng)并行解優(yōu)通訊接口的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于工業(yè)設(shè)備多微處理器實(shí)時(shí)控制系統(tǒng)用的多機(jī)通訊接口，是一種并行解優(yōu)通訊接口，用來(lái)解決以訪問(wèn)共享存儲(chǔ)器或公共總線的方式實(shí)現(xiàn)機(jī)間通訊所產(chǎn)生的競(jìng)爭(zhēng)問(wèn)題。
名稱為《總線仲裁器》、申請(qǐng)?zhí)枮?6102484的中國(guó)專利申請(qǐng)?zhí)峁┝艘环N解決上述競(jìng)爭(zhēng)問(wèn)題的裝置，但該裝置存在以下不足①系統(tǒng)中每一微處理器(機(jī))都要配一個(gè)仲裁器，因而結(jié)構(gòu)較為復(fù)雜、并使成本增加;②某一微處理器(機(jī))每次訪問(wèn)總線都需要固定的5個(gè)BCLK周期，而其中只有一個(gè)周期為執(zhí)行存取數(shù)據(jù)的指令周期，所以通訊速度受到影響;③不能直接在總線上的共享存儲(chǔ)器中直接執(zhí)行程序。
美國(guó)專利US4639859是解決上述競(jìng)爭(zhēng)問(wèn)題的另一種方式，它采用應(yīng)答式共享存儲(chǔ)器通訊結(jié)構(gòu)，由一個(gè)具有兩根公共狀態(tài)線C和BUSY的優(yōu)先裁決電路來(lái)確定多機(jī)系統(tǒng)中某一微處理器(機(jī))是否能控制公共總線訪問(wèn)共享存儲(chǔ)器。其不足之處在于①某一微處理器對(duì)共享存儲(chǔ)器進(jìn)行訪問(wèn)時(shí)，要經(jīng)過(guò)兩次狀態(tài)檢測(cè)，因而通訊速度受到影響;②當(dāng)每次狀態(tài)檢測(cè)失敗時(shí)要延時(shí)進(jìn)行再次檢測(cè)，因而電路在加入定時(shí)設(shè)計(jì)后變得復(fù)雜;③需要一套自定義的通訊協(xié)議來(lái)支持通訊;④每一微處理器(機(jī))子系統(tǒng)都要設(shè)計(jì)一個(gè)C和BUSY狀態(tài)檢測(cè)及產(chǎn)生總線使能信號(hào)的電路，使結(jié)構(gòu)復(fù)雜、成本增加;⑤某一微處理器(機(jī))占用共享存儲(chǔ)器后，只要一直不發(fā)出復(fù)位信號(hào)，其它微處理器(機(jī))便永遠(yuǎn)無(wú)法進(jìn)行通訊。
中國(guó)專利申請(qǐng)CN87102175A、CN85105378A、CN881059080也為解決上述競(jìng)爭(zhēng)問(wèn)題提供了不同的設(shè)備和方法。在CN87102175A中所描述的設(shè)備和方法的不足之處是通訊時(shí)要中斷另一個(gè)接收子系統(tǒng)的工作，并需要一套復(fù)雜的硬軟件通訊協(xié)議。在CN85105378A中所描述的聯(lián)機(jī)接口是通過(guò)一個(gè)多路轉(zhuǎn)換器來(lái)控制各微處理器(機(jī))對(duì)共享存儲(chǔ)器(通訊區(qū))的訪問(wèn)，其不足之處是①當(dāng)系統(tǒng)中微處理器(機(jī))數(shù)量略為增加時(shí)，多路轉(zhuǎn)換器的結(jié)構(gòu)設(shè)計(jì)的復(fù)雜程度就大大增加;②系統(tǒng)中各子系統(tǒng)的中央處理單元只限用Z-80CPU，使其應(yīng)用受到限制;③各子系統(tǒng)中的微處理器(機(jī))不能直接在共享存儲(chǔ)區(qū)運(yùn)行程序。在CN88105908·0中所描述的通訊接口是用分時(shí)裁決電路所產(chǎn)生的分時(shí)信號(hào)來(lái)確定多機(jī)系統(tǒng)中某一微處理器是否能訪問(wèn)共享存儲(chǔ)器，其不足之處是①在系統(tǒng)中不能同時(shí)聯(lián)入不同型號(hào)的微處理器;②當(dāng)某一微處理器發(fā)出請(qǐng)求訪問(wèn)信號(hào)時(shí)，要等到它所對(duì)應(yīng)的分時(shí)信號(hào)產(chǎn)生時(shí)才能得到響應(yīng)，因而通訊速度受到一定的影響。
本發(fā)明的目的在于提供一種結(jié)構(gòu)簡(jiǎn)單、通訊速度快、操作簡(jiǎn)單、成本低廉，既能使用同型號(hào)的微處理器、又能使用不同型號(hào)的微處理器的多微處理器系統(tǒng)的并行解優(yōu)通訊接口，以滿足工業(yè)實(shí)時(shí)控制的需要。
本發(fā)明包括一組與微處理器數(shù)量相同的總線緩沖器、一個(gè)共享存儲(chǔ)器和一個(gè)爭(zhēng)用仲裁電路。爭(zhēng)用仲裁電路通過(guò)訪問(wèn)總線和仲裁等待線與各微處理器相連，通過(guò)使能控制線與各總線緩沖器相連，各總線緩沖器還通過(guò)微處理器總線與各自對(duì)應(yīng)的微處理器相連，通過(guò)共享總線與共享存儲(chǔ)器相連，這樣就把兩個(gè)或兩個(gè)以上同型號(hào)或不同型號(hào)的微處理器連成了一個(gè)多微處理器系統(tǒng)，并使共享存儲(chǔ)器成為各微處理器內(nèi)存的一部分，從而通過(guò)對(duì)共享存儲(chǔ)器的訪問(wèn)來(lái)實(shí)現(xiàn)各微處理器之間的通訊。
本發(fā)明的爭(zhēng)用仲裁電路由一組與微處理器數(shù)量相同的請(qǐng)求訪問(wèn)接口、一組與微處理器數(shù)量相同的延時(shí)器、一個(gè)裁決定時(shí)電路和一個(gè)優(yōu)先裁決器組成，各請(qǐng)求訪問(wèn)接口的輸出端既與各自對(duì)應(yīng)的微處理器和延時(shí)器相連，又與裁決定時(shí)電路和優(yōu)先裁決器相連，各請(qǐng)求訪問(wèn)接口的輸入端與各自對(duì)應(yīng)的微處理器和延時(shí)器相連，優(yōu)先裁決器不僅與各請(qǐng)求訪問(wèn)接口相連，還與各延時(shí)器和裁決定時(shí)電路相連，并通過(guò)使能控制線與各自對(duì)應(yīng)的總線緩沖器相連。
爭(zhēng)用仲裁電路中的各請(qǐng)求訪問(wèn)接口均包括兩個(gè)反相器、一個(gè)與門、一個(gè)三態(tài)緩沖器、兩個(gè)D觸發(fā)器、一個(gè)開關(guān);各延時(shí)器均包括一個(gè)反相器、一個(gè)雙輸入與門、兩個(gè)D觸發(fā)器、一個(gè)開關(guān);裁決定時(shí)電路包括一個(gè)輸入端與微處理器數(shù)量相同的或門和一個(gè)雙輸入與門;優(yōu)先裁決器包括一個(gè)上升沿電平觸發(fā)的八D鎖存器、一個(gè)八～三編碼器、一個(gè)三～八譯碼器、兩組與微處理器數(shù)量相同的雙輸入或非門、一組與微處理器數(shù)量相同的反相器及一個(gè)輸入端與微處理器數(shù)量相同的或非門。
爭(zhēng)用仲裁電路中的各請(qǐng)求訪問(wèn)接口和與其對(duì)應(yīng)的延時(shí)器所包括的D觸發(fā)器的工作時(shí)鐘皆與它們各自相連的微處理器的系統(tǒng)時(shí)鐘φ相同，從而通過(guò)開關(guān)的配合可使不同型號(hào)的微處理器聯(lián)入系統(tǒng)一起工作。
本發(fā)明的爭(zhēng)用仲裁電路具有以下工作特征1.請(qǐng)求訪問(wèn)接口接收到微處理器執(zhí)行訪問(wèn)共享存儲(chǔ)器的存數(shù)或取數(shù)指令所產(chǎn)生的特征地址碼和存儲(chǔ)器訪問(wèn)信號(hào)時(shí)，會(huì)產(chǎn)生一個(gè)仲裁等待信號(hào)和三個(gè)請(qǐng)求訪問(wèn)信號(hào)，其中一個(gè)高電平請(qǐng)求訪問(wèn)信號(hào)和一個(gè)低電平請(qǐng)求訪問(wèn)信號(hào)比另一個(gè)高電平請(qǐng)求訪問(wèn)信號(hào)延遲半個(gè)微處理器系統(tǒng)時(shí)鐘同期產(chǎn)生和消失，這三個(gè)請(qǐng)求訪問(wèn)信號(hào)分別作為裁決定時(shí)電路和優(yōu)先裁決器的輸入。
2.裁決定時(shí)電路在延遲半個(gè)系統(tǒng)時(shí)鐘產(chǎn)生的高電平請(qǐng)求訪問(wèn)信號(hào)和裁決定時(shí)控制信號(hào)的作用下產(chǎn)生裁決使能信號(hào)，該信號(hào)作為定時(shí)裁決訪問(wèn)的控制信號(hào)，以保證一個(gè)裁決訪問(wèn)進(jìn)程的正確進(jìn)行。
3.延遲半個(gè)系統(tǒng)時(shí)鐘產(chǎn)生的低電平請(qǐng)求訪問(wèn)信號(hào)輸入優(yōu)先裁決器后，一方面由八D觸發(fā)器鎖存在其輸出端并送入八～三編碼器和三～八譯碼器進(jìn)行優(yōu)先編碼和譯碼，從而產(chǎn)生優(yōu)先編～譯信號(hào)，并達(dá)到雙輸入或非門的一個(gè)輸入端，一方面直接到達(dá)雙輸入或非門的另一輸入端，兩信號(hào)進(jìn)行一一對(duì)應(yīng)的“或非”邏輯組合以決定裁決定時(shí)控制信號(hào)的狀態(tài);提前半個(gè)系統(tǒng)時(shí)鐘產(chǎn)生的高電平請(qǐng)求信號(hào)輸入優(yōu)先裁決器后，經(jīng)反相器反相并達(dá)到另一組雙輸入或非門與編～譯信號(hào)進(jìn)行一一對(duì)應(yīng)的“或非”邏輯組合以產(chǎn)生裁決響應(yīng)信號(hào)，該裁決響應(yīng)信號(hào)作為總線緩沖器的使能控制信號(hào)。
4.延時(shí)器利用裁決響應(yīng)信號(hào)作為清除仲裁等待信號(hào)，它與仲裁等待信號(hào)一起經(jīng)邏輯組合延時(shí)后產(chǎn)生一個(gè)低電平有效的清O信號(hào)去清除已被允許訪問(wèn)的微處理器的仲裁等待信號(hào)，使其進(jìn)入訪問(wèn)進(jìn)程開始對(duì)共享存儲(chǔ)器進(jìn)行訪問(wèn)。
本發(fā)明具有以下附圖

圖1為本發(fā)明的結(jié)構(gòu)方框圖，(1-1、1-2、1-3、……)-微處理器、(2-1、2-2、2-3、……)-總線緩沖器、3-爭(zhēng)用仲裁電路、4-共享存儲(chǔ)器、(5-1、5-2、5-3、……)-訪問(wèn)總線、(6-1、6-2、6-3、……)-仲裁等待線、(7-1、7-2、7-3、……)-裁決響應(yīng)信號(hào)(使能控制線或控制信號(hào))、(8-1、8-2、8-3、……)-微處理器總線、9-共享總線。
圖2為爭(zhēng)用仲裁電路的結(jié)構(gòu)方框圖，(10-1、10-2、10-3、……)-請(qǐng)求訪問(wèn)接口、(11-1、11-2、11-3、……)-延時(shí)器、12-裁決定時(shí)電路、13-優(yōu)先裁決器。
圖3為本發(fā)明的實(shí)施例電路圖，(14、15)-D觸發(fā)器、16-反相器、17-與門、18-D觸發(fā)器、(19-1、19-2、19-3、……)-清0使能信號(hào)、20-反相器、21-雙輸入與門、22-多輸入或門、23-雙輸入與門、(24-1、24-2、24-3、……)-訪問(wèn)信號(hào)、(25-1、25-2、25-3、……)-仲裁等待信號(hào)、(26-1、26-2、26-3、……)-清0信號(hào)、(27-1、27-2、27-3、……;28-1、28-2、28-3、……;29-1、29-2、29-3、……)-請(qǐng)求訪問(wèn)信號(hào)、30-裁決使能信號(hào)、31-八D觸發(fā)器、32-八～三編碼器、33-三～八譯碼器、(34-1、34-2、34-3、……)-優(yōu)先編～譯信號(hào)、(35-1、35-2、35-3、……;36-1、36-2、36-3、……)-雙輸入或非門、37-多輸入或非門、38-裁決定時(shí)控制信號(hào)、(39-1、39-2、39-3、……)-清除仲裁等待信號(hào)、40-三態(tài)緩沖器、41-反相器、42-D觸發(fā)器、K1-1、K1-2-開關(guān)K1的兩個(gè)觸點(diǎn)、K2-1、K2-2-開關(guān)K2的兩個(gè)觸點(diǎn)。
圖4、圖5、圖6、圖7為本發(fā)明實(shí)施例的工作時(shí)序圖。
下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步詳述。
實(shí)施例1本實(shí)施例中微處理器的數(shù)量為3，并皆為同一型號(hào)-Z80CPU。其結(jié)構(gòu)如圖1所示;其電路如圖3所示，各請(qǐng)求訪問(wèn)接口(10-1、10-2、10-3)中的開關(guān)K1擲向K1-1觸點(diǎn)，各延時(shí)器(11-1、11-2、11-3)中的開關(guān)K2擲向K2-1觸點(diǎn);其工作時(shí)序如圖4所示。
爭(zhēng)用仲裁電路(3)是本實(shí)用新型的核心部分，它由三個(gè)請(qǐng)求訪問(wèn)接口(10-1、10-2、10-3)、三個(gè)延時(shí)器(11-1、11-2、11-3)、一個(gè)裁決定時(shí)電路(12)和一個(gè)優(yōu)先裁決器(13)組成。三個(gè)請(qǐng)求訪問(wèn)接口(10-1、10-2、10-3)的輸出端既與各自對(duì)應(yīng)的微處理器(1-1、1-2、1-3)和延時(shí)器(11-1、11-2、11-3)相連，又與裁決定時(shí)電路(12)和優(yōu)先裁決器(13)相連，其輸入端也與各自對(duì)應(yīng)的微處理器(1-1、1-2、1-3)和延時(shí)器(11-1、11-2、11-3)相連，優(yōu)先裁決器(13)不僅與各請(qǐng)求訪問(wèn)接口(10-1、10-2、10-3)相連，還與各延時(shí)器(11-1、11-2、11-3)和裁決定時(shí)電路(12)相連，并通過(guò)使能控制線(7-1、7-2、7-3)與各自對(duì)應(yīng)的總線緩沖器(2-1、2-2、2-3)相連。
各請(qǐng)求訪問(wèn)接口(10-1、10-2、10-3)均包括二個(gè)反相器(16、41)、一個(gè)與門(17)、一個(gè)三態(tài)緩沖器(40)、兩個(gè)D觸發(fā)器(14、15)、一個(gè)開關(guān)(K1);各延時(shí)器(11-1、11-2、11-3)均包括一個(gè)反相器(20)、一個(gè)雙輸入與門(21)、兩個(gè)D觸發(fā)器(18、42)、一個(gè)開關(guān)(K2);裁決定時(shí)電路(12)包括一個(gè)三輸入或門(22)和一個(gè)雙輸入與門(23);優(yōu)先裁決器(13)包括一個(gè)上升沿電平觸發(fā)的八D鎖存器(31)、一個(gè)八～三編碼器(32)、一個(gè)三～八譯碼器(33)、六個(gè)雙輸入或非門(35-1、35-2、35-3;36-1、36-2、36-3)、三個(gè)反相器(43-1、43-2、43-3)及一個(gè)三輸入或非門(37)。
各請(qǐng)求訪問(wèn)接口(10-1、10-2、10-3)和延時(shí)器(11-1、11-2、11-3)中的D觸發(fā)器(15、18、42)的工作時(shí)鐘皆與Z80CPU的系統(tǒng)時(shí)鐘φ相同。
其工作特征如下當(dāng)微處理器(1-1)執(zhí)行訪問(wèn)共享存儲(chǔ)器的存數(shù)或取數(shù)指令時(shí)，會(huì)在第一個(gè)時(shí)鐘周期(T1)產(chǎn)生一個(gè)低電平存儲(chǔ)器訪問(wèn)信號(hào)(MREQ)和一組訪問(wèn)共享存儲(chǔ)器的特征地址碼，如果設(shè)定共享存儲(chǔ)器的首址為COOOH，則特征地址碼為高電平的A14、A15(見圖4中的A、MREQ)。存儲(chǔ)器訪問(wèn)信號(hào)(MREQ)通過(guò)反相器(16)后與特征地址碼(A14、A15)一起經(jīng)過(guò)與門(17)產(chǎn)生一個(gè)高電平訪問(wèn)信號(hào)(24-1)，該高電平訪問(wèn)信號(hào)一方面去觸發(fā)D觸發(fā)器(14)、使其Q端輸出低電平仲裁等待信號(hào)(25-1)，并把此信號(hào)送回作為微處理器(1-1)的等待信號(hào)(WAIT)，使其進(jìn)入等待狀態(tài)(見圖4的WAIT)，同時(shí)，該訪問(wèn)信號(hào)(24-1)還作為輸入優(yōu)先裁決器(13)的請(qǐng)求訪問(wèn)信號(hào)(29-1);另一方面，訪問(wèn)信號(hào)(24-1)在下一個(gè)工作時(shí)鐘(T2)到來(lái)時(shí)被鎖存在D觸發(fā)器(15)中，即D觸發(fā)器(15)的Q端輸出一個(gè)高電平請(qǐng)求訪問(wèn)信號(hào)(27-1)、Q端輸出一個(gè)低電平請(qǐng)求訪問(wèn)信號(hào)(28-1)(見圖4的27、28)，可見D觸發(fā)器(15)輸出的兩個(gè)請(qǐng)求訪問(wèn)信號(hào)(27-1、28-1)比請(qǐng)求訪問(wèn)信號(hào)(29-1)延遲半個(gè)微處理器系統(tǒng)時(shí)鐘產(chǎn)生。
系統(tǒng)中各微處理器(1-1、1-2、1-3)可隨機(jī)地訪問(wèn)共享存儲(chǔ)器，并按上述過(guò)程產(chǎn)生請(qǐng)求訪問(wèn)信號(hào)(27-1、27-2、27-3;28-1、28-2、28-3;29-1、29-2、29-3)，因而系統(tǒng)允許多個(gè)請(qǐng)求訪問(wèn)接口同時(shí)輸出各自對(duì)應(yīng)的微處理器的請(qǐng)求訪問(wèn)信號(hào)。
裁決定時(shí)電路(12)中的三輸入或門(22)接收來(lái)自各請(qǐng)求訪問(wèn)接口的高電平請(qǐng)求訪問(wèn)信號(hào)(27-1、27-2、27-3)，其輸出也是一個(gè)高電平并與優(yōu)先裁決器(13)輸出的有效高電平裁決定時(shí)控制信號(hào)(38)一起經(jīng)過(guò)與門(23)產(chǎn)生一個(gè)有效的高電平裁決使能信號(hào)(30)，該信號(hào)的上升沿使八D觸發(fā)器(31)翻轉(zhuǎn)，將低電平請(qǐng)求訪問(wèn)信號(hào)(28-1、28-2、28-3)鎖存在八D觸發(fā)器(31)的輸出端，并送入八～三編碼器(32)和三～八譯碼器(33)進(jìn)行優(yōu)先編碼和譯碼。在優(yōu)先裁決器(13)中，編碼器(32)和譯碼器(33)的接法使三個(gè)請(qǐng)求訪問(wèn)接口輸出的請(qǐng)求訪問(wèn)信號(hào)(28-1、28-2、28-3)具有如下的優(yōu)先級(jí)
請(qǐng)求訪問(wèn)信號(hào)(28-1)的優(yōu)先級(jí)最高，(28-2)次之，(28-3)最低。所以當(dāng)微處理器(1-1、1-2、1-3)同時(shí)要求訪問(wèn)共享存儲(chǔ)器時(shí)，譯碼器(33)只在輸出端Y0輸出一低電平有效的優(yōu)先編～譯信號(hào)(34-1)，此信號(hào)與請(qǐng)求訪問(wèn)信號(hào)(28-1)一起送入雙輸入或非門(35-1)，由于(28-1)和(34-1)同時(shí)為低電平有效，因而只有或非門(35-1)輸出一個(gè)高電平使三輸入或非門(37)輸出一個(gè)低電平裁決定時(shí)控制信號(hào)(38)，把該低電平裁決定時(shí)信號(hào)送回給裁決定時(shí)電路(12)的雙輸入與門(23)，使裁決定時(shí)電路輸出的裁決使能信號(hào)(30)無(wú)效，即輸出一個(gè)低電平關(guān)閉八D觸發(fā)器并鎖存進(jìn)入本次裁決進(jìn)程的請(qǐng)求訪問(wèn)信號(hào)，以保持請(qǐng)求訪問(wèn)信號(hào)(28-1)的優(yōu)先編～譯信號(hào)(34-1)為低電平有效(見圖4的30、38);另一方面將高電平有效的請(qǐng)求訪問(wèn)信號(hào)(29-1)經(jīng)一個(gè)反相器(43-1)后同與之對(duì)應(yīng)的優(yōu)先編～譯信號(hào)(34-1)一起送入雙輸入或非門(36-1)，由于(29-1)經(jīng)反相后和(34-1)同時(shí)為低電平有效，因而或非門(36-1)輸出一個(gè)有效的高電平裁決響應(yīng)信號(hào)(7-1)。該裁決響應(yīng)信號(hào)(7-1)一方面作為使能控制信號(hào)將總線緩沖器(2-1)打開，把微處理器(1-1)的總線(8-1)與共享總線(9)連通;另一方面作為清除仲裁等待信號(hào)(39-1)被送給延時(shí)器(11-1)，并將低電平有效的仲裁等待信號(hào)(25-1)經(jīng)反相器(20)后與它一起送入雙輸入門(21)，得到一個(gè)高電平清0使能信號(hào)(19)并送入D觸發(fā)器(18)的D輸入端，使該D觸發(fā)器在下一個(gè)系統(tǒng)時(shí)鐘(TW)到來(lái)時(shí)翻轉(zhuǎn)，使D觸發(fā)器(18)的Q端輸出一個(gè)低電平有效的清0信號(hào)(26-1)，清0信號(hào)(26-1)使請(qǐng)求訪問(wèn)接口(10-1)中的D觸發(fā)器(14)復(fù)位，即清除D觸發(fā)器(14)Q端輸出的低電平仲裁等待信號(hào)，取消微處理器(1-1)的等待信號(hào)(WAIT)，使之退出等待狀態(tài)，并在下一個(gè)工作時(shí)鐘T3對(duì)共享存儲(chǔ)器進(jìn)行存數(shù)或取數(shù)操作(見圖4中的WAIT、39、36)。由于清0信號(hào)(26-1)比清除仲裁等待信號(hào)(39-1)延遲一個(gè)系統(tǒng)時(shí)鐘產(chǎn)生，所以在清除微處理器(1-1)的等待信號(hào)(WAIT)之前足以使微處理器總線(8-1)與共享總線(9)連通后送到共享存儲(chǔ)器的各種地址、數(shù)據(jù)、控制信號(hào)達(dá)到穩(wěn)態(tài)。當(dāng)微處理器(1-1)對(duì)共享存儲(chǔ)器訪問(wèn)結(jié)束后，便會(huì)在存數(shù)或取數(shù)指令周期的T3時(shí)鐘使存儲(chǔ)器訪問(wèn)信號(hào)(MREQ)無(wú)效，從而使請(qǐng)求訪問(wèn)信號(hào)(29-1)從高電平變?yōu)榈碗娖綗o(wú)效，經(jīng)過(guò)反相器(43-1)后，使雙輸入或非門(36-1)輸出裁決響應(yīng)信號(hào)(7-1)轉(zhuǎn)換為低電平無(wú)效(見圖4)，從而關(guān)閉總線緩沖器(2-1)，將微處理器(1-1)的總線(8-1)與共享總線斷開。但是，由于請(qǐng)求訪問(wèn)接口(10-1)中D觸發(fā)器(15)的鎖存作用，它要在下一個(gè)時(shí)鐘周期到來(lái)時(shí)才會(huì)翻轉(zhuǎn)，因而請(qǐng)求訪問(wèn)信號(hào)(27-1)和(28-1)要比(29-1)延遲半個(gè)時(shí)鐘周期才會(huì)消失(見圖4的27、28、29)，請(qǐng)求訪問(wèn)信號(hào)(28-1)由低到高變?yōu)闊o(wú)效后，使雙輸入或非門(35-1)的輸出也變?yōu)榈碗娖綗o(wú)效，從而使三輸入或非門(37)輸出一高電平有效的裁決定時(shí)控制信號(hào)(38)，將裁決定時(shí)電路(12)打開。可見，完成一個(gè)優(yōu)先裁決和對(duì)共享存儲(chǔ)器存取操作的進(jìn)程，在關(guān)閉相應(yīng)的總線緩沖器以后的半個(gè)時(shí)鐘才打開裁決定時(shí)電路(12)，以保證將總線緩沖器(2-1、2-2、2-3)完全關(guān)閉達(dá)到穩(wěn)態(tài)以后才允許進(jìn)行下一次裁決和對(duì)共享存儲(chǔ)器的訪問(wèn)。如果這時(shí)其它微處理器(1-2、1-3)已訪問(wèn)共享存儲(chǔ)器而產(chǎn)生了相應(yīng)的請(qǐng)求訪問(wèn)信號(hào)(27-2、28-2、29-2)或(27-3、28-3、29-3)，因裁決定時(shí)控制信號(hào)(38)已為高電平有效，會(huì)使裁決定時(shí)電路(12)的裁決使能信號(hào)(30)重新為高電平有效，使八D觸發(fā)器(31)翻轉(zhuǎn)，將其輸入的請(qǐng)求訪問(wèn)信號(hào)(有效或無(wú)效)(28-1、28-2、28-3)鎖存在輸入端，開始如前所述的裁決進(jìn)程。
實(shí)施例2在本實(shí)施例中，微處理器的數(shù)量為3，其中(1-1)的型號(hào)為Z80CPU、(1-2)的型號(hào)為8088CPU、(1-3)的型號(hào)為MC68000CPU。
本實(shí)施例的結(jié)構(gòu)和電路圖與實(shí)施例1相同，只是請(qǐng)求訪問(wèn)接口(10-2、10-3)和延時(shí)器(11-2、11-3)中的開關(guān)K1、K2的接法不同。在請(qǐng)求訪問(wèn)接口(10-2)中，開關(guān)K1擲向K1-1觸點(diǎn)，在延時(shí)器(11-2)中，開關(guān)K2擲向K2-2觸點(diǎn);在請(qǐng)求訪問(wèn)接口(10-3)中，開關(guān)K1擲向K1-2觸點(diǎn)，在延時(shí)器(11-3)中，開關(guān)K2擲向K2-2觸點(diǎn)。用8088CPU和MC68000CPU時(shí)，之所以開關(guān)K1、K2如上述放置，即在延時(shí)器中多接入一個(gè)D觸發(fā)器，是因?yàn)樗鼈兊墓ぷ鲿r(shí)序在產(chǎn)生等待周期之前，要比Z80CPU多一個(gè)工作時(shí)鐘周期。此外，由于MC68000CPU的等待信號(hào)為高電平有效，所以該等待信號(hào)由D觸發(fā)器14的Q端獲得。
此外，各請(qǐng)求訪問(wèn)接口和延時(shí)器中的D觸發(fā)器的工作時(shí)鐘應(yīng)與各自相連的微處理器的系統(tǒng)時(shí)鐘相同，即請(qǐng)求訪問(wèn)接口(10-1)和延時(shí)器(11-1)中的D觸發(fā)器(15、18、42)的工作時(shí)鐘應(yīng)為Z80CPU的系統(tǒng)時(shí)鐘;請(qǐng)求訪問(wèn)接口(10-2)和延時(shí)器(11-2)中的D觸發(fā)器(15、18、42)的工作時(shí)鐘應(yīng)為8088CPU的系統(tǒng)時(shí)鐘;請(qǐng)求訪問(wèn)接口(10-3)和延時(shí)器(11-3)中的D觸發(fā)器(15、18、42)的工作時(shí)鐘應(yīng)為MC68000CPU的系統(tǒng)時(shí)鐘。
微處理器(1-1)的工作時(shí)序如圖4所示;微處理器(1-2)的工作時(shí)序如圖5所示，其中DT/R為存儲(chǔ)器訪問(wèn)信號(hào)、READY為等待信號(hào);微處理器(1-3)的工作時(shí)序如圖6、圖7所示，其中AS為存儲(chǔ)器訪問(wèn)信號(hào)、DTACK為等待信號(hào)。
本實(shí)施例的工作特征與實(shí)施例1相同。
本發(fā)明的內(nèi)容不限于上述實(shí)施例，其保護(hù)范圍由權(quán)利要求限定。
本發(fā)明不僅適用于型號(hào)為Z80CPU、8088CPU、8086CPU、MC68000CPU等較為典型的微處理器，還適用于工作特征與上述CPU相類似的微處理器。
本發(fā)明主要應(yīng)用于工業(yè)設(shè)備控制的多微處理器系統(tǒng)的通訊，如機(jī)床的多微機(jī)分布式控制系統(tǒng);工業(yè)機(jī)器人、機(jī)械手的多微處理器控制系統(tǒng);自動(dòng)生產(chǎn)線的多微處理器控制系統(tǒng);多微處理器的并行計(jì)算機(jī)的通訊等。
本發(fā)明具有以下優(yōu)點(diǎn)1.通過(guò)共享存儲(chǔ)器進(jìn)行機(jī)間通訊。通訊時(shí)微處理器把共享存儲(chǔ)器視為本機(jī)內(nèi)存，只需執(zhí)行存數(shù)或取數(shù)指令即可，無(wú)需任何專門的通訊軟件協(xié)議，操作十分簡(jiǎn)便。
2.無(wú)需發(fā)“復(fù)位”信號(hào)就可自動(dòng)釋放共享總線或共享存儲(chǔ)器。
3.通訊速度快，適用于實(shí)時(shí)控制的分布式多微處理器系統(tǒng)。
4.利用優(yōu)先編碼-譯碼來(lái)仲裁爭(zhēng)用問(wèn)題，使電路結(jié)構(gòu)十分簡(jiǎn)單、調(diào)試容易、成本低廉。
5.由于沒(méi)有采用公共工作時(shí)鐘，因而可使不同型號(hào)的微處理器聯(lián)入系統(tǒng)一起工作，并采用開放性模塊化的結(jié)構(gòu)，使之具有很好的適應(yīng)性和靈活性。
6.具有工業(yè)控制系統(tǒng)所特別要求的優(yōu)先級(jí)功能。
權(quán)利要求
1.一種多微處理器系統(tǒng)并行解優(yōu)通訊接口，包括一組與微處理器(1-1、1-2、1-3、……)數(shù)量相同的總線緩沖器(2-1、2-2、2-3、……)和一個(gè)共享存儲(chǔ)器(4)，其特征在于還包括一個(gè)爭(zhēng)用仲裁電路(3)，爭(zhēng)用仲裁電路(3)通過(guò)訪問(wèn)總線(5-1、5-2、5-3、……)和仲裁等待線(6-1、6-2、6-3、……)與各微處理器相連，通過(guò)使能控制線(7-1、7-2、7-3、……)與各總線緩沖器(2-1、2-2、2-3、……)相連，各總線緩沖器還通過(guò)微處理器總線(8-1、8-2、8-3、……)與各自對(duì)應(yīng)的微處理器相連，通過(guò)共享總線(9)與共享存儲(chǔ)器相連，這樣就把兩個(gè)或兩個(gè)以上同型號(hào)或不同型號(hào)的微處理器連成了一個(gè)多微處理器系統(tǒng)，并使共享存儲(chǔ)器成為各微處理器內(nèi)存的一部分，從而通過(guò)對(duì)共享存儲(chǔ)器的訪問(wèn)來(lái)實(shí)現(xiàn)各微處理器之間的通訊。
2.根據(jù)權(quán)利要求1所述的通訊接口，其特征在于爭(zhēng)用仲裁電路(3)由一組與微處理器數(shù)量相同的請(qǐng)求訪問(wèn)接口(10-1、10-2、10-3、……)、一組與微處理器數(shù)量相同的延時(shí)器(11-1、11-2、11-3、……)、一個(gè)裁決定時(shí)電路(12)和一個(gè)優(yōu)先裁決器(13)組成，各請(qǐng)求訪問(wèn)接口的輸出端既與各自對(duì)應(yīng)的微處理器和延時(shí)器相連，又與裁決定時(shí)電路和優(yōu)先裁決器相連，各請(qǐng)求訪問(wèn)接口的輸入端也與各自對(duì)應(yīng)的微處理器和延時(shí)器相連，優(yōu)先裁決器(13)不僅與各請(qǐng)求訪問(wèn)接口(10-1、10-2、10-3、……)相連，還與各延時(shí)器(11-1、11-2、11-3、……)和裁決定時(shí)電路(12)相連，并通過(guò)其輸出的使能控制信號(hào)(7-1、7-2、7-3、……)與各自對(duì)應(yīng)的總線緩沖器(2-1、2-2、2-3、……)相連。
3.根據(jù)權(quán)利要求2所述的通訊接口，其特征在于各請(qǐng)求訪問(wèn)接口(10-1、10-2、10-3、……)均包括兩個(gè)反相器(16、41)、一個(gè)與門(17)、一個(gè)三態(tài)緩沖器(40)、兩個(gè)D觸發(fā)器(14、15)、一個(gè)開關(guān)(K1)，各延時(shí)器(11-1、11-2、11-3、……)均包括一個(gè)反相器(20)、一個(gè)雙輸入與門(21)、兩個(gè)D觸發(fā)器(18、42)、一個(gè)開關(guān)(K2)，裁決定時(shí)電路(12)包括一個(gè)輸入端與微處理器數(shù)量相同的或門(22)和一個(gè)雙輸入與門(23)，優(yōu)先裁決器(13)包括一個(gè)上升沿電平觸發(fā)的八D鎖存器(31)、一個(gè)八～三編碼器(32)、一個(gè)三～八譯碼器(33)、兩組與微處理器數(shù)量相同的雙輸入或非門(35-1、35-2、35-3、……)(36-1、36-2、36-3、……)、一組與微處理器數(shù)量相同的反相器(43-1、43-2、43-3、……)及一個(gè)輸入端與微處理器數(shù)量相同的或非門(37)。
4.根據(jù)權(quán)利要求3所述的通訊接口，其特征在于各請(qǐng)求訪問(wèn)接口中的D觸發(fā)器(15)和與其對(duì)應(yīng)的延時(shí)器中的D觸發(fā)器(18、42)的工作時(shí)鐘皆與它們各自相連的微處理器的系統(tǒng)時(shí)鐘φ相同，從而通過(guò)開關(guān)K1、K2的配合可使不同型號(hào)的微處理器聯(lián)入系統(tǒng)一起工作。
5.根據(jù)權(quán)利要求1、2、3、4所述的通訊接口，其特征在于爭(zhēng)用仲裁電路(3)中的請(qǐng)求訪問(wèn)接口(10)接收到微處理器執(zhí)行訪問(wèn)共享存儲(chǔ)器的存數(shù)或取數(shù)指令所產(chǎn)生的特征地址碼和存儲(chǔ)器訪問(wèn)信號(hào)時(shí)，產(chǎn)生一個(gè)仲裁等待信號(hào)(25)和三個(gè)請(qǐng)求訪問(wèn)信號(hào)(27、28、29)，其中請(qǐng)求訪問(wèn)信號(hào)(27、28)比請(qǐng)求訪問(wèn)信號(hào)(29)延遲半個(gè)微處理器系統(tǒng)時(shí)鐘周期產(chǎn)生和消失，而請(qǐng)求訪問(wèn)信號(hào)(27)作為裁決定時(shí)電路(12)的輸入，請(qǐng)求訪問(wèn)信號(hào)(28、29)作為優(yōu)先裁決器(13)的輸入。
6.根據(jù)權(quán)利要求5所述的通訊接口，其特征在于裁決定時(shí)電路(12)在請(qǐng)求訪問(wèn)信號(hào)(27)和裁決定時(shí)控制信號(hào)(38)的作用下產(chǎn)生裁決使能信號(hào)(30)，該信號(hào)作為定時(shí)裁決訪問(wèn)的控制信號(hào)，以保證一個(gè)裁決訪問(wèn)進(jìn)程的正確進(jìn)行。
7.根據(jù)權(quán)利要求5所述的通訊接口，其特征在于輸入優(yōu)先裁決器的請(qǐng)求訪問(wèn)信號(hào)(28-1、28-2、28-3、……)一方面由八D觸發(fā)器(31)鎖存在其輸出端并送入八～三編碼器(32)和三～八譯碼器(33)進(jìn)行優(yōu)先編碼和譯碼，從而產(chǎn)生優(yōu)先編～譯信號(hào)(34-1、34-2、34-3、……)并送到雙輸入或非門(35-1、35-2、35-3、……)的一個(gè)輸入端，一方面直接到達(dá)雙輸入或非門(35-1、35-2、35-3、……)的另一輸入端，兩信號(hào)進(jìn)行一一對(duì)應(yīng)的“或非”邏輯組合以決定裁決定時(shí)控制信號(hào)(38)的狀態(tài)，輸入優(yōu)先裁決器的請(qǐng)求訪問(wèn)信號(hào)(29-1、29-2、29-3、……)經(jīng)反相器(43-1、43-2、43-3、……)反相后到達(dá)雙輸入或非門(36-1、36-2、36-3、……)與優(yōu)先編～譯信號(hào)(34-1、34-2、34-3、……)進(jìn)行一一對(duì)應(yīng)的“或非”邏輯組合以產(chǎn)生裁決響應(yīng)信號(hào)(7-1、7-2、7-3、……)，該裁決響應(yīng)信號(hào)作為總線緩沖器(2)的使能控制信號(hào)。
8.根據(jù)權(quán)利要求5所述的通訊接口，其特征在于延時(shí)器(11)利用裁決響應(yīng)信號(hào)(7-1、7-2、7-3、……)作為清除仲裁等待信號(hào)(39-1、39-2、39-3、……)，它與仲裁等待信號(hào)(25-1、25-2、25-3、……)一起經(jīng)邏輯組合，延時(shí)后產(chǎn)生一個(gè)低電平有效的清O信號(hào)(26-1、26-2、26-3、……)去清除已被允許訪問(wèn)的微處理器的仲裁等待信號(hào)，使其進(jìn)入訪問(wèn)進(jìn)程開始對(duì)共享存儲(chǔ)器進(jìn)行訪問(wèn)。
全文摘要
多微處理器系統(tǒng)并行解優(yōu)通訊接口，其結(jié)構(gòu)包括一個(gè)共享存儲(chǔ)器、一個(gè)爭(zhēng)用仲裁電路及一組與微處理器數(shù)量相同的總線緩沖器。由于爭(zhēng)用仲裁電路沒(méi)有采用公共時(shí)鐘，因此該接口既可連接同型號(hào)的微處理器，也可同時(shí)連接不同型號(hào)的微處理器。本發(fā)明還具有結(jié)構(gòu)簡(jiǎn)單、通訊速度快、操作簡(jiǎn)便、成本低、無(wú)需發(fā)“復(fù)位”信號(hào)就可自動(dòng)釋放共享總線或共享存儲(chǔ)器等特點(diǎn)，可廣泛用于工業(yè)實(shí)時(shí)控制的多微處理器系統(tǒng)。
文檔編號(hào)G06F13/36GK1039668SQ88105928
公開日1990年2月14日 申請(qǐng)日期1988年7月26日 優(yōu)先權(quán)日1988年7月26日
發(fā)明者龍偉 申請(qǐng)人:成都科技大學(xué)