專利名稱：多微處理器系統(tǒng)的分時型通訊接口的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于工業(yè)設(shè)備多微處理器控制系統(tǒng)用的多機(jī)通訊接口，是一種分時型通訊接口。
目前，大多數(shù)工業(yè)設(shè)備控制系統(tǒng)的多微機(jī)系統(tǒng)的機(jī)間通訊都是借用傳統(tǒng)的計算機(jī)網(wǎng)絡(luò)理論和技術(shù)，依賴復(fù)雜的“握手”或“應(yīng)答”式通訊協(xié)議的操作軟件來實現(xiàn)，因此，機(jī)間通訊的信息需通過應(yīng)答信號的多次往來才能得以傳送，這不僅使機(jī)間通訊的速度受到影響、實時性差，而且復(fù)雜的通訊操作軟件使各子系統(tǒng)控制軟件的編制也十分麻煩，較難用于工業(yè)實時優(yōu)化控制。美國專利US4639859是上述理論的一種具體形式，即為應(yīng)答共享存儲器式的通訊結(jié)構(gòu)，它采用一個優(yōu)先裁決電路來確定多機(jī)系統(tǒng)中某一微機(jī)是否能控制公共總線的方法來傳輸機(jī)間通訊的信息，其優(yōu)先裁決電路有兩根公共的狀態(tài)線C和BUSY，當(dāng)系統(tǒng)中某一微機(jī)訪問共享存儲器時，首先發(fā)送一個高電平信號對C的邏輯狀態(tài)進(jìn)行檢測，如果C是低電平，則表明有其它微機(jī)已請求訪問共享存儲器，那么該微機(jī)必須等待一段預(yù)定的時間間隔后再次檢測C的邏輯狀態(tài)，直到C的狀態(tài)為高電平止，當(dāng)檢測到C為高電平時，該微機(jī)則將C自動復(fù)位為低電平，然后檢測BUSY狀態(tài)線，如果BUSY的狀態(tài)是高電平，則表明其它某個微機(jī)正在使用或已經(jīng)占有公共總線，而該微機(jī)必須再次等待一段預(yù)定的時間后重新重復(fù)檢測C狀態(tài)的過程，如果BUSY的狀態(tài)是低電平，則裁決電路自動將BUSY的狀態(tài)置為高，然后發(fā)出總線使能信號，允許該機(jī)通過公共數(shù)據(jù)總線訪問共享存儲器，通訊結(jié)束后，發(fā)出一個復(fù)位信號RESET，使C和BUSY無效，其它微機(jī)才能對共享存儲器進(jìn)行訪問。該通訊接口存在以下不足1.由于要進(jìn)行兩次狀態(tài)檢測，因而通訊速度受到影響；2.當(dāng)狀態(tài)檢測失敗時，要延時進(jìn)行再次檢測，因而電路在加入定時設(shè)計后變得復(fù)雜；3.通訊時需要一套自定義的通訊協(xié)議；4.某一微處理器占用共享存儲器后，只要一直不發(fā)出復(fù)位信號RESET，其它微處理器便永遠(yuǎn)無法進(jìn)行通訊；5.每一微機(jī)子系統(tǒng)都要設(shè)計一個C和BUSY狀態(tài)檢測及產(chǎn)生總線使能信號的電路，使成本增加。美國專利US4641237也是上述理論的一種具體形式，即為雙聯(lián)接口式通訊結(jié)構(gòu)，它的多微處理器系統(tǒng)采用細(xì)胞式點陣排列結(jié)構(gòu)，陣列中的微處理器兩兩相連，并通過I／O接口來交換信息，而I／O之間又通過一系列的控制電路來解決多機(jī)同時通訊的競爭問題，該通訊接口的不足之處是1.所需要的通訊操作協(xié)議復(fù)雜；2.當(dāng)兩個需通訊的微處理器在位置上跨越了幾個節(jié)點時，必須通過中間處理器節(jié)點來傳送信息，因而軟件設(shè)計復(fù)雜、通訊速度慢；3.I／O之間的連線多而復(fù)雜；4.通訊接口電路多而復(fù)雜，成本高。鑒于以上原因，人們至今仍然在探索一種能適應(yīng)于工業(yè)實時控制的多微機(jī)系統(tǒng)的通訊方法。
本實用新型的目的就是為了提供一種結(jié)構(gòu)簡單、通訊速度快、操作十分簡便、成本低廉的分時通訊接口，以滿足工業(yè)實時控制的需要。
本實用新型通過一個接口電路來實現(xiàn)機(jī)間通訊，其結(jié)構(gòu)包括一個共享存儲器、一個分時裁決電路及一組與微處理器數(shù)量相同的總線緩沖器。分時裁決電路通過請求總線與各微處理器相連，通過使能控制線與各總線緩沖器及共享存儲器相連，而各總線緩沖器還通過微處理器總線與各自對應(yīng)的微處理器相連，通過公共總線與共享存儲器相連，這樣就把兩個或兩個以上的微處理器連成了一個多機(jī)系統(tǒng)，并使共享存儲器成為各微處理器內(nèi)存的一部分，從而通過對共享存儲器的訪問來實現(xiàn)機(jī)間通訊。
本實用新型的分時裁決電路有兩種結(jié)構(gòu)第一種結(jié)構(gòu)由與微處理器數(shù)量相同的請求訪問接口及一個請求信號鎖存器、一個分時信號發(fā)生器、一個請求信號裁決器、一個延時器、一個使能信號鎖存器組成。請求訪問接口的輸入端與微處理器相連，請求訪問接口的輸出端與請求信號鎖存器相連；請求信號裁決器既與請求信號鎖存器相連，又與分時信號發(fā)生器、延時器、使能信號鎖存器相連；延時器還與各請求訪問接口相連；使能信號鎖存器還與各總線緩沖器及共享存儲器相連。第二種結(jié)構(gòu)由與微處理器數(shù)量相同的請求訪問接口及一個延時器、一個分時信號發(fā)生器、一個請求信號裁決器組成。請求訪問接口的輸入端與微處理器和延時器相連，請求訪問接口的輸出端與請求信號裁決器的輸入端相連；請求信號裁決器的輸出端與延時器、各總線緩沖器及共享存儲器相連，它的輸入端還與分時信號發(fā)生器相連。
在第一種結(jié)構(gòu)的分時裁決電路中，每一請求訪問接口均包括一個非門、一個與門、一個D觸發(fā)器；請求信號鎖存器為一個八D鎖存器，其工作時鐘與系統(tǒng)中的微處理器的工作時鐘同頻；分時信號發(fā)生器包括一個四位二進(jìn)制計數(shù)器和一個三～八譯碼器；請求信號裁決器包括一組與微處理器數(shù)量相同的雙輸入或非門和一個輸入端與微處理器數(shù)量相同的多輸入或非門；延時器包括一個四位二進(jìn)制計數(shù)器、一個D觸發(fā)器及一組與微處理器數(shù)量相同的與非門和一個反相器；使能信號鎖存器包括一個D觸發(fā)器和一個八D鎖存器。
在第二種結(jié)構(gòu)的分時裁決電路中，每一請求訪問接口均包括一個反相器、一個與門和兩個D觸發(fā)器；延時器包括一組與微處理器數(shù)量相同的D觸發(fā)器和一組與微處理器數(shù)量相同的雙輸入與非門；分時信號發(fā)生器包括一個四位二進(jìn)制計數(shù)器、一個與非門、四個反相器和一組與微處理器數(shù)量相同的四輸入與門；請求信號裁決器包括一組與微處理器數(shù)量相同的D觸發(fā)器和反相器及一個輸入端與微處理器數(shù)量相同的或非門。
兩種結(jié)構(gòu)的分時裁決電路具有以下相同的工作特征1.利用微處理器執(zhí)行存數(shù)或取數(shù)指令訪問共享存儲器時的存儲器訪問信號和特征地址碼所產(chǎn)生的請求信號進(jìn)行裁決；2.分時信號發(fā)生器所產(chǎn)生的分時信號與各微處理器的請求信號一一對應(yīng)，請求信號裁決器允許有多個請求信號存在，當(dāng)與某一請求信號對應(yīng)的分時信號產(chǎn)生時，請求信號裁決器即可對該請求信號進(jìn)行裁決——即產(chǎn)生相應(yīng)的響應(yīng)信號或使能信號。
3.延時器當(dāng)裁決、產(chǎn)生響應(yīng)信號(或使能信號)時開始延時，延時結(jié)束后發(fā)出低電平清0信號去清除被接受訪問的微處理器的等待信號，使其開始對共享存儲器進(jìn)行訪問。
兩種結(jié)構(gòu)的分時裁決電路具有以下不同的工作特征第一種結(jié)構(gòu)的分時裁決電路，其分時信號發(fā)生器在無任何請求信號時一直以循環(huán)方式輸出分時信號，當(dāng)裁決、產(chǎn)生響應(yīng)信號時停止工作，并保持與被響應(yīng)的請求信號相對應(yīng)的分時編碼，當(dāng)延時器延時結(jié)束后產(chǎn)生的低電平清0信號使請求信號無效后又開始工作；請求信號裁決器裁決后產(chǎn)生的使能信號由使能信號鎖存器鎖存并傳送給對應(yīng)的總線緩沖器及共享存儲器，當(dāng)延時器發(fā)出的低電平清0信號使請求信號、響應(yīng)信號無效后，使能信號仍可由使能信號鎖存器保持一個時鐘，以保證微處理器的存／取操作。
第二種結(jié)構(gòu)的分時裁決電路，其分時信號發(fā)生器在無任何請求信號時一直以循環(huán)方式輸出時序上相差三個時鐘的分時信號，在裁決請求信號時仍不停止工作，下一個分時信號既用于清除上一個使能信號，又用于裁決另一個請求信號，并用相鄰兩個分時信號間的時鐘數(shù)來保證微處理器對共享存儲器的訪問；請求信號裁決器裁決后產(chǎn)生的使能信號直接傳遞給相應(yīng)的總線緩沖器和共享存儲器。
本實用新型具有以下附圖

圖1為本實用新型的結(jié)構(gòu)方框圖，(1－1、1－2、1－3、……)——微處理器、(2－1、2－2、2－3、……)——總線緩沖器、3——共享存儲器、4——分時裁決電路、(5－1、5－2、5－3、……)——請求總線、(6－1、6－2、6－3、……)——使能控制線、7——使能控制線、(8－1、8－2、8－3、……)——微處理器總線、9——公共總線。
圖2、圖3為分時裁決電路結(jié)構(gòu)方框圖，(10－1、10－2、10－3、……)——請求訪問接口、11——請求信號鎖存器、12——分時信號發(fā)生器、13——請求信號裁決器、14——延時器、15——使能信號鎖存器、(35－1、35－2、35－3、……)——請求訪問接口、36——延時器、37——分時信號發(fā)生器、38——請求信號裁決器。
圖4、圖5為本實用新型實施例的電路圖，16——非門、17——與門、18——D觸發(fā)器、19——八D鎖存器、(20－1、20－2、20－3、……)——請求信號、(21－1、21－2、21－3)——響應(yīng)信號、22——四位二進(jìn)制計數(shù)器、23——三～八譯碼器、(24－1、24－2、24－3、……)——雙輸入或非門、25——多輸入或非門、26——四位二進(jìn)制計數(shù)器、27——D觸發(fā)器、28——反相器、29——高電平允許清0信號、(30－1、30－2、30－3、……)——與非門、31——D觸發(fā)器、32——八D鎖存器、(33－1、33－2、33－3、……)——請求信號、(34－1、34－2、34－3、……)——低電平清0信號、(39－1、39－2、39－3、……)——反相器、(40－1、40－2、40－3、……)——與門、(41－1、41－2、41－3、……)——D觸發(fā)器、(42－1、42－2、42－3、……)——D觸發(fā)器、(43－1、43－2、43－3、……)——D觸發(fā)器、(44－1、44－2、44－3、……)——雙輸入與非門、45——四位二進(jìn)制計數(shù)器、46——與非門、(47－1、47－2、47－3、…)——反相器、(48－1、48－2、48－3、……)——四輸入與門、(49－1、49－2、49－3、……)——D觸發(fā)器、(50－1、50－2、50－3、……)——反相器、51——多輸入或非門、(52－1、52－2、52－3、……)——請求信號、(53－1、53－2、53－3、……)——使能信號。
圖6、圖7、圖8、圖9為本實用新型實施例的工作時序圖。
以下結(jié)合附圖對本實用新型作進(jìn)一步說明。
實施例一本實施例中微處理器的型號為Z80CpU，數(shù)量為4，分時裁決電路為第一種結(jié)構(gòu)，其具體結(jié)構(gòu)如圖2、圖4所示，其工作時序如圖6、圖7所示。分時裁決電路(4)由四個請求訪問接口(10－1、10－2、10－3、10－4)、一個請求信號鎖存器(11)、一個分時信號發(fā)生器(12)、一個請求信號裁決器(13)、一個延時器(14)、一個使能信號鎖存器(15)組成。四個請求訪問接口的輸入端分別與四個微處理器(1－1、1－2、1－3、1－4)相連，輸出端與請求信號鎖存器相連；請求信號裁決器(13)既與請求信號鎖存器(11)相連，又與分時信號發(fā)生器(12)、延時器(14)、使能信號鎖存器(15)相連；延時器(14)還與四個請求訪問接口(10－1、10－2、10－3、10－4)相連；使能信號鎖存器還與四個總線緩沖器(2－1、2－2、2－3、2－4)及共享存儲器(3)相連。
各請求訪問接口(10－1、10－2、10－3、10－4)均包括一個非門(16)、一個與門(17)、一個D觸發(fā)器(18)；請求信號鎖存器(11)為一個八D鎖存器(19)，其工作時鐘與系統(tǒng)中的微處理器的工作時鐘同頻；分時信號發(fā)生器(12)包括一個四位二進(jìn)制計數(shù)器(22)和一個三～八譯碼器(23)；請求信號裁決器(13)包括四個雙輸入或非門(24－1、24－2、24－3、24－4)和一個四輸入或非門(25)；延時器(14)包括一個四位二進(jìn)制計數(shù)器(26)、一個D觸發(fā)器(27)及四個與非門(30－1、30－2、30－3、30－4)和一個反相器(28)；使能信號鎖存器(15)包括一個D觸發(fā)器(31)和一個八D鎖存器(32)。
其工作特征如下當(dāng)微處理器(1－1)執(zhí)行存數(shù)或取數(shù)指令訪問共享存儲器(3)時會產(chǎn)生一個低電平存儲器訪問信號(MREQ)，如設(shè)定公共存儲器的首址為COOOH，則特征地址碼(A14、A15)會同時輸出高電平(見圖6中的A、B)，存儲器訪問信號(MREQ)通過非門(16)后與特征地址碼(A14、A15)一起經(jīng)過與門(17)產(chǎn)生一個高電平，該高電平可觸發(fā)D觸發(fā)器(18)，使其Q端輸出低電平信號(20－1)，該低電平信號(20－1)一方面作為微處理器(1－1)的等待信號(WAIT)，使其進(jìn)入等待狀態(tài)；另一方面作為請求信號，在下一個工作時鐘到來時被鎖存在請求信號鎖存器(11)中(見圖6中的D)。請求信號裁決器(13)接受請求信號鎖存器(11)送給的請求信號，而且允許有多個請求信號存在；分時信號發(fā)生器(12)中的四位二進(jìn)制計數(shù)器(22)的接法是用開關(guān)將K1和K3連接起來(如用于八機(jī)系統(tǒng)，則用開關(guān)將K1和K2連接起來)，于是計數(shù)器(22)的清O端R的狀態(tài)為R＝C·B·A，其輸出的循環(huán)碼為
因此分時信號發(fā)生器中的三～八譯碼器(23)也以此節(jié)奏輸出分時信號Y0、Y1、Y2、Y3，且分時信號(Y0、Y1、Y2、Y3)分別與請求信號(33－1、33－2、33－3、33－4)一一對應(yīng)。當(dāng)無任何微處理器訪問共享存儲器(3)時(即無任何請求信號存在時)，分時信號發(fā)生器(12)一直以上述循環(huán)方式輸出分時信號，但當(dāng)某個微處理器(如1－1)訪問共享存儲器(3)產(chǎn)生了請求信號(33－1)，而且當(dāng)分時信號(Y0)也循環(huán)到對應(yīng)的雙輸入或非門(24－1)時，請求信號裁決器(13)就可對該請求信號進(jìn)行裁決——即產(chǎn)生相應(yīng)的響應(yīng)信號和使能信號。當(dāng)裁決產(chǎn)生響應(yīng)信號(21－1)時，使分時信號發(fā)生器(12)停止工作，并保持與被響應(yīng)的請求信號(33－1)所對應(yīng)的分時編碼(0000和Y0)；當(dāng)裁決產(chǎn)生響應(yīng)信號(21－2)時，延時器(14)開始延時，延時結(jié)束后向請求訪問接口(10－1)發(fā)出低電平清0信號(34－1)，清0信號(34－1)的產(chǎn)生由延時器(14)中的四位二進(jìn)制計數(shù)器(26)和D觸發(fā)器(27)的控制，計數(shù)器(26)的接法使其輸出如下循環(huán)
即每兩個時鐘產(chǎn)生一個高電平允許清0信號(29)，也就是說，當(dāng)產(chǎn)生響應(yīng)信號(21)后的兩個時鐘、產(chǎn)生使能信號(6－1、7)后的一個時鐘結(jié)束時，延時器(14)才輸出低電平清0信號(34－1)，此清0信號被送到請求訪問接口(10－1)，它使D觸發(fā)器(18)復(fù)位，從而取消微處理器(1－1)的等待信號(WAIT)，并使請求信號(20－1、33－1)無效，因此微處理器(1－1)可在下一個工作時鐘T3對共享存儲器進(jìn)行訪問，而且分時信號發(fā)生器又開始工作，產(chǎn)生循環(huán)的分時信號。但是使能信號(7)和(6－1)并不因請求信號(33－1)的無效而立即消失，而是由使能信號鎖存器(15)中的D觸發(fā)器(31)和八D鎖存器(32)保持一個時鐘，以保證微處理器(1－1)的存取操作。下一個工作時鐘T1(Cp)到來時，使能信號(7和6－1)才被清除。
當(dāng)微處理器(1－1、1－3、1－4)同時訪問共享存儲器(3)時，分別由它們對應(yīng)的請求訪問接口(10－1、10－3、10－4)產(chǎn)生等待信號和請求信號(33－1、33－3、33－4)，這些請求信號同時到達(dá)請求信號裁決器(13)，至于誰先進(jìn)行訪問，就要看與之對應(yīng)的分時信號(Y0、Y2、Y3)誰先產(chǎn)生，分時信號先產(chǎn)生者則先訪問，其余的則要等待，這樣就避免了競爭。
實施例2本實施例中微處理器的型號為Z80CPU，數(shù)量為3，分時裁決電路為第二種結(jié)構(gòu)，其具體結(jié)構(gòu)如圖3和圖5所示，其工作時序如圖8、圖9所示。分時裁決電路(4)由三個請求訪問接口(35－1、35－2、35－3)、一個延時器(36)、一個分時信號發(fā)生器(37)、一個請求信號裁決器(38)組成。三個請求訪問接口的輸入端分別與三個微處理器(1－1、1－2、1－3)及延時器(36)相連，其輸出端與請求信號裁決器(38)相連，請求信號裁決器(38)的輸出端與延時器(36)、各總線緩沖器(2－1、2－2、2－3)及共享存儲器(3)相連，其輸入端還與分時信號發(fā)生器(37)相連。
各請求訪問接口(35－1、35－2、35－3)均包括一個反相器(39)、一個與門(40)和兩個D觸發(fā)器(41、42)，延時器(36)包括3個D觸發(fā)器(43－1、43－2、43－3)和3個雙輸入與非門(44－1、44－2、44－3)，分時信號發(fā)生器(37)包括一個四位二進(jìn)制計數(shù)器(45)、一個與非門(46)、4個反相器(47－1、47－2、47－3、47－4)和三個四輸入與門(48－1、48－2、48－3)，請求信號裁決器(38)包括3個D觸發(fā)器(49－1、49－2、49－3)和3個反相器(50－1、50－2、50－3)及一個三輸入或非門(51)。
其工作特征如下當(dāng)微處理器(1－1)執(zhí)行存數(shù)或取數(shù)指令訪問共享存儲器(3)時會產(chǎn)生存儲器訪問信號(MREQ)，設(shè)共享存儲器(3)的首址為COOOH，則存儲器訪問信號(MREQ)經(jīng)過反相器(39－1)后與特征地址碼(A14、A15)一起通過與門(40－1)輸出一個高電平，此高電平在指令時鐘周期T2的上升沿置入D觸發(fā)器(41－1)，此時D觸發(fā)器(41－1)的輸出端(Q)也為高電平，并把該高電平信號輸入D觸發(fā)器(42－1)的時鐘控制端，利用它去觸發(fā)D觸發(fā)器(42－1)，使之翻轉(zhuǎn)，從而D觸發(fā)器(42－1)的Q端輸出一個高電平請求信號(52－1)給觸發(fā)請求信號裁決器(38)，Q端輸出一個低電平等待信號(WAIT)給微處理器(1－1)，使其進(jìn)入等待狀態(tài)。分時信號發(fā)生器內(nèi)部元件的接法使三個分時信號Cp1、Cp2、Cp3按以下循環(huán)依次產(chǎn)生
且Cp1、Cp2、Cp3的間隔為三個工作時鐘。因此，在請求信號(52－1)產(chǎn)生之后，與之對應(yīng)的分時信號Cp1到來時，請求信號裁決器(38)即可對此請求信號進(jìn)行裁決——即產(chǎn)生使能信號(53－1)。一方面，該使能信號直接去打開總線緩沖器(2－1)，并通過三輸入或非門(51)去啟動共享存儲器(3)，另一方面，該使能信號(53－1)被輸送給延時器(36)，它與分時信號Cp1在Cp1產(chǎn)生的時鐘周期內(nèi)都是高電平，它們通過雙輸入與非門(44－1)輸出低電平，該低電平使D觸發(fā)器(43－1)在下一個工作時鐘的上升沿到來時翻轉(zhuǎn)，因而在使能信號(53－1)產(chǎn)生一個時鐘后，D觸發(fā)器(43－1)的Q端輸出低電平清0信號(34－1)讓D觸發(fā)器(42－1)復(fù)位(即使其Q端低電平，Q端為高電平)，這樣就清除了等待信號和請求信號，以便讓微處理器(1－1)開始對共享存儲器(3)進(jìn)行讀／寫操作。當(dāng)?shù)诙€分時信號Cp2產(chǎn)生時，它一方面通過(50－1)產(chǎn)生一個低電平脈沖使D觸發(fā)器(49－1)復(fù)位，清除掉使能信號(53－1)，另一方面去觸發(fā)D觸發(fā)器(49－2)，如果微處理器(1－2)訪問共享存儲器(3)并已產(chǎn)生了請求信號(52－2)，則將會重復(fù)上述微處理器(1－1)訪問共享存儲器(3)的過程；如果微處理器(1－2)沒有發(fā)出訪問共享存儲器(3)的請求信號，則D觸發(fā)器(49－2)的輸入端D為低電平，Cp2觸發(fā)后D觸發(fā)器(49－2)的輸出端Q仍為低電平，即使能信號(53－2)無效。同理，當(dāng)?shù)谌齻€分時信號Cp3產(chǎn)生后也以上述特征進(jìn)行工作，總之，不斷循環(huán)產(chǎn)生的每一個分時信號的工作特征都如此。所以，本實施例中的請求信號裁決器(38)形成了一個D觸發(fā)器環(huán)，分時信號(Cp1、Cp2、Cp3)依次發(fā)生，依次觸發(fā)D觸發(fā)器(49－1、49－2、49－3)，并在觸發(fā)對應(yīng)的D觸發(fā)器的同時對上一次觸發(fā)的D觸發(fā)器進(jìn)行清0，而微處理器對共享存儲器的存／取操作，用相鄰兩個分時信號間的時鐘數(shù)(三個時鐘)來保證。
本實用新型不僅適用于型號為Z80CPU的微處理器，還適用于型號為M6800CPU、8080CPU、MC68000CPU等系列的微處理器。
本實用新型主要用于工業(yè)設(shè)備控制的多計算機(jī)系統(tǒng)的通訊，如機(jī)床的多微機(jī)控制系統(tǒng)；工業(yè)機(jī)器人、機(jī)械手的多微處理器控制系統(tǒng)；自動生產(chǎn)線的多微處理器控制系統(tǒng)；多微處理器的并行計算機(jī)通訊等。
本實用新型具有以下優(yōu)點1.通過共享存儲器進(jìn)行機(jī)間通訊。通訊時微處理器把共享存儲器作為本機(jī)內(nèi)存，只需執(zhí)行一條存數(shù)或取數(shù)指令即可，無需任何通訊軟件，操作十分簡便。
2.通訊速度快，適用于實時控制的多機(jī)系統(tǒng)。
3.利用分時法來解決競爭問題，使電路結(jié)構(gòu)十分簡單，調(diào)試容易、成本低廉。
4.利用循環(huán)編碼分時法避免了某臺微機(jī)可能獨占共享存儲器的現(xiàn)象。因為每臺微機(jī)在訪問共享存儲器執(zhí)行一條存／取指令后，必然要自動退出對共享存儲器的訪問。
權(quán)利要求1.一種多微處理器系統(tǒng)的分時型通訊接口，包括一個共享存儲器(3)，其特征在于還包括一個分時裁決電路(4)及一組與微處理器(1-1、1-2、1-3、……)數(shù)量相同的總線緩沖器(2-1、2-2、2-3、……)，分時裁決電路通過請求總線(5-1、5-2、5-3、……)與各微處理器相連，通過使能控制線(6-1、6-2、6-3、……)與各總線緩沖器相連，通過使能控制線(7)與共享存儲器相連，而各總線緩沖器還通過微處理器總線(8-1、8-2、8-3、……)與各自對應(yīng)的微處理器相連，通過公共總線(9)與共享存儲器相連，這樣就把兩個或兩個以上的微處理器連成了一個多機(jī)系統(tǒng)，并使共享存儲器成為各微處理器內(nèi)存的一部分，從而通過對共享存儲器的訪問來實現(xiàn)機(jī)間通訊。
2.根據(jù)權(quán)利要求1所述的通訊接口，其特征在于分時裁決電路(4)由與微處理器數(shù)量相同的請求訪問接口(10－1、10－2、10－3、……)及一個請求信號鎖存器(11)、一個分時信號發(fā)生器(12)、一個請求信號裁決器(13)、一個延時器(14)、一個使能信號鎖存器(15)組成，請求訪問接口的輸出端與請求信號鎖存器(11)相連，其輸入端與微處理器相連，請求信號裁決器(13)既與請求信號鎖存器(11)相連，又與分時信號發(fā)生器(12)、延時器(14)、使能信號鎖存器(15)相連，延時器(14)還與各請求訪問接口(10－1、10－2、10－3、……)相連，使能信號鎖存器(15)還與各總線緩沖器(2－1、2－2、2－3、……)及共享存儲器(3)相連。
3.根據(jù)權(quán)利要求2所述的通訊接口，其特征在于每一請求訪問接口(10－1、10－2、10－3、……)均包括一個非門(16)、一個與門(17)、一個D觸發(fā)器(18)，請求信號鎖存器(11)為一個八D鎖存器(19)，其工作時鐘(Cp)與系統(tǒng)中的微處理器的工作時鐘同頻，分時信號發(fā)生器(12)包括一個四位二進(jìn)制計數(shù)器(22)和一個三～八譯碼器(23)，請求信號裁決器(13)包括一組與微處理器數(shù)量相同的雙輸入或非門(24－1、24－2、24－3、24－4、……)和一個輸入端與微處理器數(shù)量相同的多輸入或非門(25)，延時器(14)包括一個四位二進(jìn)制計數(shù)器(26)、一個D觸發(fā)器(27)及一組與微處理器數(shù)量相同的與非門(30－1、30－2、30－3、……)和一個反相器(28)，使能信號鎖存器(15)包括一個D觸發(fā)器(31)和一個八D鎖存器(32)。
4.根據(jù)權(quán)利要求1所述的通訊接口，其特征在于分時裁決電路(4)由與微處理器數(shù)量相同的請求訪問接口(35－1、35－2、35－3、……)及一個延時器(36)、一個分時信號發(fā)生器(37)、一個請求信號裁決器(38)組成，請求訪問接口(35－1、35－2、35－3、……)的輸入端與微處理器(1－1、1－2、1－3、……)和延時器(36)相連，其輸出端與請求信號裁決器(38)的輸入端相連，請求信號裁決器(38)的輸出端與延時器(36)、各總線緩沖器(2－1、2－2、2－3、……)及共享存儲器(3)相連，其輸入端還與分時信號發(fā)生器(37)相連。
5.根據(jù)權(quán)利要求4所述的通訊接口，其特征在于各請求訪問接口(35－1、35－2、35－3、……)均包括一個反相器(39)、一個與門(40)和兩個D觸發(fā)器(41)(42)，延時器(36)包括一組與微處理器數(shù)量相同的D觸發(fā)器(43－1、43－2、43－3、……)和與微處理器數(shù)量相同的雙輸入與非門(44－1、44－2、44－3、……)，分時信號發(fā)生器(37)包括一個四位二進(jìn)制計數(shù)器(45)、一個與非門(46)、4個反相器(47－1、47－2、47－3、47－4)和一組與微處理器數(shù)量相同的四輸入與門(48－1、48－2、48－3、……)，請求信號裁決器(38)包括一組與微處理器數(shù)量相同的D觸發(fā)器(49－1、49－2、49－3、……)和反相器(50－1、50－2、50－3、……)及一個輸入端與微處理器數(shù)量相同的或非門(51)。
6.根據(jù)權(quán)利要求1、2、3、4、5所述的通訊接口，其特征在于分時裁決電路(4)是利用微處理器執(zhí)行存數(shù)或取數(shù)指令訪問共享存儲器時的存儲器訪問信號(MREQ)和特征地址碼(A15、A14)所產(chǎn)生的請求信號進(jìn)行裁決。
7.根據(jù)權(quán)利要求2、3、4、5所述的通訊接口，其特征在于分時裁決電路(4)中的分時信號發(fā)生器所產(chǎn)生的分時信號與各微處理器的請求信號一一對應(yīng)，分時裁決電路(4)中的請求信號裁決器允許有多個請求信號存在，對某一請求信號的裁決只有當(dāng)與之對應(yīng)的分時信號產(chǎn)生時才能做出——即產(chǎn)生響應(yīng)信號或使能信號。
8.根據(jù)權(quán)利要求2、3所述的通訊接口，其特征在于分時裁決電路(4)中的分時信號發(fā)生器(12)在無任何請求信號時一直以循環(huán)方式輸出分時信號，當(dāng)裁決產(chǎn)生響應(yīng)信號時停止工作，并保持與被響應(yīng)的請求信號對應(yīng)的分時編碼。
9.根據(jù)權(quán)利要求4、5所述的通訊接口，其特征在于分時裁決電路(4)中的分時信號發(fā)生器(37)在無任何請求信號時一直以循環(huán)方式輸出時序上相差三個時鐘的分時信號，在裁決請求信號時仍不停止工作，并用相鄰兩個分時信號間的時鐘數(shù)來保證微處理器對共享存儲器的存／取操作。
10.根據(jù)權(quán)利要求2、3、4、5所述的通訊接口，其特征在于分時裁決電路(4)中的延時器，當(dāng)裁決、產(chǎn)生響應(yīng)信號(或使能信號時)時開始延時，延時結(jié)束后發(fā)出低電平清0信號去清除被接受訪問的微處理器的等待信號，使微處理器開始對共享存儲器進(jìn)行訪問。
專利摘要多微處理器系統(tǒng)的分時型通訊接口，其結(jié)構(gòu)包括一個共享存儲器、一個分時裁決電路及一組與微處理器數(shù)量相同的總線緩沖器。本實用新型通過共享存儲器進(jìn)行機(jī)間通訊，利用分時法解決多機(jī)同時訪問的競爭問題，利用循環(huán)編碼分時法避免了某一微處理器可能獨占共享存儲器的現(xiàn)象，而且具有結(jié)構(gòu)簡單，操作簡便，通訊速度快、成本低等特點，可廣泛用于實時控制的多機(jī)系統(tǒng)。
文檔編號G06F13/36GK2038647SQ8821294
公開日1989年5月31日 申請日期1988年6月3日 優(yōu)先權(quán)日1988年6月3日
發(fā)明者龍偉 申請人:成都科技大學(xué)