專利名稱:鍵控電路的制作方法
本發(fā)明涉及在裝備有鍵控開關(guān)的小型電子計算機(jī)等設(shè)備中使用的鍵控電路，特別涉及低功耗的集成電路中或鍵控開關(guān)的接通電阻和負(fù)載容量會引起問題的集成電路中的鍵控電路。
隨著大規(guī)模集成電路的發(fā)展，在小型電子計算機(jī)和電子鐘等設(shè)備中采用了CMOS(Complementary Metal Oxide Semiconductor)結(jié)構(gòu)的集成電路，特別是時鐘同步型互補(bǔ)(Clock Synchronized Complementary)MOS集成電路。由于使用這種MOS集成電路，不管在運算中還是顯示時，都能把耗電抑制得非常小，只有幾微安。由于耗電抑制得很小，用太陽電池作供電裝置就成為可能。對于這種集成電路，鍵控信號的讀取是利用P溝道MOS晶體管和N溝道MOS晶體管的導(dǎo)通電阻的差來進(jìn)行的。所以，如果不考慮控制這些晶體管通、斷的脈沖信號的占空比以及晶體管的導(dǎo)通電阻等因素，那么這些晶體管中就有可能長時間流過很大的直通電流。
圖1示出目前通常采用的鍵控電路的一個例子。
圖2(A)至2(P)為外部端子32與34之間的鍵控開關(guān)366閉合時，鍵控電路各部分信號的同步波形圖。圖2(A)為基準(zhǔn)脈沖信號P，圖2(B)為同步信號φA，圖2(C)與2(D)為二進(jìn)制計數(shù)器11、12的輸出信號Q1、Q2，圖2(E)～2(H)分別表示由譯碼器13輸出的時間分隔信號D1～D4，圖2(I)～2(L)分別表示輸入至外部端子31～34的外部信號VK1～VK4，圖2(M)～2(P)分別表示由閂鎖電路53～56輸出的鍵控信號KA-KD。
在圖1的鍵控電路中，兩個二進(jìn)制計數(shù)器11、12串聯(lián)連接，計數(shù)器11被輸入一定周期的基準(zhǔn)脈沖信號P(圖2(A))，并進(jìn)行計數(shù)。計數(shù)器11對脈沖信號P計數(shù)到達(dá)規(guī)定的數(shù)值時，就輸出脈沖信號Q1(圖2(C))。計數(shù)器11的輸出脈沖信號輸入至計數(shù)器12進(jìn)行計數(shù)。一旦計數(shù)器12對脈沖信號Q1計數(shù)到達(dá)規(guī)定的數(shù)值，就輸出脈沖信號Q2(圖2(D))。計數(shù)器11、12的輸出信號Q1、Q2輸出譯碼器13。譯碼器13根據(jù)脈沖信號Q1、Q2產(chǎn)生并輸出時間分隔信號D1～D4(圖2(E)～2(H))。時間分隔信號D1～D4分別通過倒相器14～17被反相，然后分別輸入緩沖電路26～29。緩沖電路26由串聯(lián)在電源電位VDD和基準(zhǔn)電位Vss之間的P溝道MOS晶體管18以及N溝道MOS晶體管22構(gòu)成。緩沖電路27由串聯(lián)在電源電位VDD和基準(zhǔn)電位Vss之間的P溝道MOS晶體管19和N溝道MOS晶體管23組成。晶體管19和23的柵極相連。緩沖電路28由串聯(lián)在電源電位VDD及基準(zhǔn)電位Vss之間的P溝道MOS晶體管20和N溝道MOS晶體管24構(gòu)成。晶體管20和24的柵極相連。緩沖電路29由串聯(lián)在電源電位VDD和基準(zhǔn)電位Vss之間的P溝道MOS晶體管21及N溝道MOS晶體管25構(gòu)成。晶體管21和25的柵極相連。
緩沖電路26～29的輸出信號分別供給外部端子31～34。端子31為輸出專用，端子32～34供輸入輸出用。此外還設(shè)置了輸入專用的外部端子35。在端子31～35的兩兩之間，設(shè)置了觸摸開關(guān)式的鍵控開關(guān)361～3610。倒相器15～17的輸出信號，即時間分隔信號D2、D3、D4的反相信號被輸入至與門37。來自外部端子32的信號也被輸入到與門37。倒相器16、17的輸出信號，即時間分隔信號D3、D4的反相信號還輸入到與門38。來自外部端子33的信號也被輸入到與門38。倒相器17的輸出信號，即時間分隔信號D4的反相信號輸入到與門39。來自外部端子34的信號也輸入到與門39。在輸入專用的外部端子35和基準(zhǔn)電位Vss之間接有N溝道MOS晶體管40，它的柵極與電源電位VDD相連，因而處于常接通狀態(tài)。與門37～39的輸出信號分別輸入閂鎖電路53～55被鎖住，并與同步信號φA同步后作為鍵控信號KA～KC(圖2(M))～2(O))而輸出。來自外部端子35的信號輸入閂鎖電路56被鎖住，并與同步信步φA同步作為鍵控信號KD(圖2(P))而輸出。
閂鎖電路53由時鐘控制式倒相器41、倒相器45和時鐘控制式倒相器49構(gòu)成。時鐘控制式倒相器41接收與門37的輸出信號并在時鐘信號同步下工作，倒相器45將時鐘控制式倒相器41的輸出信號反相，時鐘控制式倒相器49與倒相器45反向并聯(lián)連接，并在時鐘信號φA(圖2(B))的反相信號同步下工作。閂鎖電路54由時鐘控制式倒相器42、倒相器46和時鐘控制式倒相器50構(gòu)成。時鐘控制式倒相器42接收與門38的輸出信號，并在時鐘信號同步下工作，倒相器46將時鐘控制式倒相器46的輸出信號反相，時鐘控制式倒相器50與倒相器46反向并聯(lián)連接，并在時鐘信號φA的反相信號同步下工作。閂鎖電路55由時鐘控制式倒相器43、倒相器47和時鐘控制式倒相器51構(gòu)成。時鐘控制式倒相器43接收與門39的輸出信號，并在時鐘信號同步下工作，倒相器47將時鐘控制式倒相器47的輸出信號反相，時鐘控制式倒相器51與倒相器47反向并聯(lián)連接，并在時鐘信號φA的反相信號同步下工作。閂鎖電路56由時鐘控制式倒相器44、倒相器48以及時鐘控制式倒相器52構(gòu)成。時鐘控制式倒相器44接受外部端子35的輸出信號，并在時鐘信號同步下工作，倒相器48將時鐘控制式倒相器44的輸出信號反相，時鐘控制式倒相器52與倒相器48反向并聯(lián)連接，并在時鐘信號φA的反相信號同步下工作。
外部端子31～35相互之間以及各個外部端子與電源電位VDD或與基準(zhǔn)電位Vss之間存在著寄生電容。為簡化附圖，圖1中只示出與外部端子32之間的各個寄生電容，即電容57～61。
在上述結(jié)構(gòu)的鍵控電路中，由譯碼器13產(chǎn)生時間分隔信號D1～D4，該信號D1～D4通過倒相器14～17反相，再輸入與門37～39，由與門37～39得到信號D1～D4與來自外部端子32～34的輸入信號的邏輯積，將該邏輯積輸入閂鎖電路，根據(jù)輸入閂鎖電路的邏輯積信號，獲得與鍵控開關(guān)361～3610的選擇閉合相對應(yīng)的鍵控信號KA～KD。為了檢出鍵控信號KA～KD，應(yīng)使P溝道MOS晶體管18～21的各個導(dǎo)通電阻Rp以及N溝道MOS晶體管22～25和40各個導(dǎo)通電阻Rn的大小滿足Rp＜Rn的關(guān)系。
就圖1的鍵控電路，舉一鍵控開關(guān)操作的例子。在鍵控開關(guān)366閉合時，時間分隔信號D2從譯碼器13輸出后，使鍵控信號KA、KB、KC和KD分別成為“0”電平、“0”電平、“1”電平和“0”電平。通過檢出鍵控信號KA～KD的輸出電平，便可知道鍵控開關(guān)366被閉合了。
圖3為鍵控開關(guān)366閉合時圖1所示電路的等效電路。
如圖3所示，等效電路由倒相器15、17，緩沖電路27、29，外部端子32、34，與門37、39，以及連接在外部端子32和34之間的鍵控開關(guān)366的接通電阻Rkey構(gòu)成。C為外部端子32、34的外部負(fù)載電容，即寄生電容。
圖4(A)至圖4(E)為圖3所示等效電路中各部分信號的同步波形圖。對于圖3的等效電路，在時間分隔信號D2處于“1”電平期間，緩沖電路27中的P溝道MOS晶體管19變?yōu)閷?dǎo)通。這時，時間分隔信號D4位于“0”電平，緩沖電路29中的N溝道MOS晶體管25呈導(dǎo)通狀態(tài)。所以，此時外部端子32的電位VK2由緩沖電路27內(nèi)的P溝道MOS晶體管19的導(dǎo)通電阻、鍵控開關(guān)36的接通電阻Rkey以及緩沖電路29內(nèi)的N溝道MOS晶體管25的導(dǎo)通電阻上的電壓分配來決定。這時，電源電位VDD和基準(zhǔn)電位Vss之間流過直通電流。另一方面，當(dāng)時間分隔信號D4處于“1”電平期間，緩沖電路29中的P溝道MOS晶體管21成為導(dǎo)通狀態(tài)。此時的時間分隔信號D2呈“0”電平，緩沖電路27中的N溝道MOS晶體管23變?yōu)閷?dǎo)通狀態(tài)。因此，此時外部端子34的電位VK4由緩沖電路29中的P溝道MOS晶體管21的導(dǎo)通電阻、鍵控開關(guān)36的接通電阻Rkey以及緩沖電路27中的N溝道MOS晶體管23的導(dǎo)通電阻上的電壓分配來決定。這時，電源電位VDD和基準(zhǔn)電位Vss之間也流過直通電流。也就是說，這個電路中，在信號D2和D4分別處于“1”電平時，即圖4(A)～4(E)中的T1期間，有直通電流流過。
此時的直通電流I短路的值如下面的1式所示。
I短路＝VDD/(Rp+Rkey+Rn)＝VDD/Rn ……1但是，要假定Rp+Rkey＜Rn。
由上述1式可以知道，直通電流I短路取決于緩沖電路27、29中的N溝道MOS晶體管23、25的導(dǎo)通電阻Rn，Rn值越大，直通電流值越小。
并且，在信號D2處于“1”電平期間，輸入與門37的外部端子32的電位VK2如下面的第2式所示。
VK2＝Rn·VDD/(Rp+Rkey+Rn) ……2也就是說，緩沖電路29中N溝道MOS晶體管25的導(dǎo)通電阻Rn的值越大，外部端子32的電位VK2就越大，輸入容限就越好。此外，這一結(jié)論對外部端子34的電位VK4也是一樣的。即，在信號D4處于“1”電平的期間，輸入與門39的外部引線34的電位VK4如下面第3式所示。
VK4＝Rn·VDD(Rp+Rkey+Rn) ……3產(chǎn)生上述直通電流的T1期間，外部負(fù)載電容VDD充電，接著，在信號D2或D4處于“0”電平的T2期間，該電容C通過緩沖電路27、29中的N溝道MOS晶體管23、25放電。按照放電時的過渡過程特性，外部端子32的電位VK2如下面第4式所示。
VK2＝e(t)＝VDD·e- (t)/(c·Rn) ……4
此外，端子34的電位VK4也是一樣的。即VK4＝e(t)＝VDD·e- (t)/(cRn) ……5在放電時，從上述區(qū)間T2的放電開始時刻t0直到前面所述的時鐘信號φA的下降沿為止的時間t1之間，如果e(t)尚未降低到足以使與門37或39判定e(t)的電平為“0”的電位，就會產(chǎn)生誤動作。
但是，考慮到近來由于鍵控開關(guān)檢測次數(shù)能力的增大而導(dǎo)致上述時間t1的縮短以及由于采用大型鍵控開關(guān)和薄膜鍵開關(guān)等引起的負(fù)載電容的增大，則各個緩沖電路26至29中N溝道MOS晶體管22至25的導(dǎo)通電阻Rn值愈小，區(qū)間T2內(nèi)的輸入容限就愈好。
這樣，在通常的鍵控電路中，相反的兩個要求，即直通電流和鍵輸入容限的問題要靠適當(dāng)設(shè)定各緩沖電路中N溝道MOS晶體管的導(dǎo)通電阻Rn來解決。
因而，在集成電路制造中，必須對N溝道MOS晶體管22至25的工藝參數(shù)作不得已的限制，而且對鍵控開關(guān)36，不得不使用導(dǎo)通電阻和電容都很小的材料，因此存在著制造成本增加的缺點。
本發(fā)明考慮了上述問題，其目的在于能降低制造成本，而且提供能減小直通電流、提高鍵輸入容限特性的鍵控電路。
根據(jù)本發(fā)明，提供的鍵控電路，其特征在于，它具有多個外部接線端子;
接在上述多個外部端子相互之間的多個鍵控開關(guān);
能根據(jù)基準(zhǔn)脈沖信號產(chǎn)生多個時間分隔信號，并能在規(guī)定周期的脈沖休止期間內(nèi)停止產(chǎn)生上述時間分隔信號的邏輯電路;
分別以上述多個時間分隔信號作為輸入信號，分別輸出信號供給上述多個外部端子的多個緩沖電路;
根據(jù)上述時間分隔信號以及上述多個外部端子中用于輸入鍵控信號的外部端子上的信號來檢出上述多個鍵控開關(guān)閉合情況的檢出電路。
接在上述各個外部端子與基準(zhǔn)電位之間，并在上述休止期間接通的多個開關(guān)裝置。
下面參照本發(fā)明實施例的鍵控電路。
圖5給出了本發(fā)明實施例的鍵控電路的簡圖。
圖6(A)至6(T)表示外部端子32和34之間的鍵控開關(guān)366閉合時，鍵控電路中各部分信號的同步波形圖。圖6(A)為基準(zhǔn)脈沖信號P，圖6(B)為同步信號φA，圖6(C)、6(D)為計數(shù)器11和12的輸出信號Q1、Q2，圖6(E)～6(H)分別為譯碼器13輸出的時間分隔信號D1～D4，圖6(I)～6(L)分別為由與非門71～74輸出的反相邏輯積信號D1′～D4′，圖6(M)～6(P)分別為外部端子31～34上的信號VK1～VK4，圖6(Q)～6(T)分別為閂鎖電路53～56輸出的鍵控信號KA～KD。
本實施例中，與圖1的通常鍵控電路相比，有以下不同點。即，設(shè)置與非門71～74代替了圖1的通常電路中的倒相器14～17，將來自譯碼器13的時間分隔信號D1～D4分別供給與非門71～74。此外，將一定周期的基準(zhǔn)脈沖信號P作為休止信號輸入到與非門71～74。還有，在各個外部端子31～34與基準(zhǔn)電位Vss之間，設(shè)置了導(dǎo)通電阻比N溝道MOS晶體管22～25小的N溝道MOS晶體管75～78。另外還在外部端子35與基準(zhǔn)電位Vss之間設(shè)置了導(dǎo)通電阻比N溝道MOS晶體管40小的N溝道MOS晶體管79?；鶞?zhǔn)脈沖信號P經(jīng)過倒相器80進(jìn)行反相后，輸入到MOS晶體管75～79的柵極。
在本實施例的電路中，兩個二進(jìn)制計數(shù)器11、12串聯(lián)連接，計數(shù)器11輸入一定周期的基準(zhǔn)脈沖信號P(圖6(A))，并對其計數(shù)。計數(shù)器11對脈沖信號P計數(shù)到達(dá)規(guī)定的個數(shù)時，輸出脈沖信號Q1(圖6(C))。計數(shù)器11的輸出脈沖信號Q1輸入計數(shù)器12，并被計數(shù)。計數(shù)器12對脈沖信號Q1計數(shù)到達(dá)規(guī)定個數(shù)時，即輸出脈沖信號Q2(圖6(D))。計數(shù)器11和12的輸出脈沖信號Q1和Q2均被輸入譯碼器13。譯碼器13根據(jù)脈沖信號Q1和Q2產(chǎn)生并輸出時間分隔信號D1～D4(圖6(E)～6(H))。時間分隔信號被分別輸入與非門71～74的一個輸入端。將基準(zhǔn)脈沖信號P輸入到與非門71～74的另一個輸入端。與非門71～74的輸出信號D1′～D4′又被分別輸入到緩沖電路26～29。緩沖電路26由串聯(lián)在電源電位VDD與基準(zhǔn)電位Vss之間的P溝道MOS晶體管18以及N溝道MOS晶體管22構(gòu)成。晶體管18和22的柵極相互連接。緩沖電路27由串聯(lián)在電源電位VDD與基準(zhǔn)電位Vss之間的P溝道晶體管19以及N溝道MOS晶體管23構(gòu)成。晶體管19和23的柵極相互連接。緩沖電路28由串聯(lián)在電源電位VDD與基準(zhǔn)電位Vss之間的P溝道MOS晶體管20和N溝道MOS晶體管24構(gòu)成。晶體管20和24的柵極相互連接。緩沖電路29由串聯(lián)在電源電位VDD和基準(zhǔn)電位Vss之間的P溝道MOS晶體管21和N溝道MOS晶體管25構(gòu)成。晶體管21和25的柵極互相連接。
將緩沖電路26～29的輸出信號分別供給外部端子31～34。端子31為輸出專用，端子32～34用于輸入和輸出。另外又設(shè)置了一個輸入專用的外部端子35。各個端子31～35相互之間設(shè)置了觸摸開關(guān)式鍵控開關(guān)361～3610。與非門72～74的輸出信號，即時間分隔信號D2、D3、D4分別和基準(zhǔn)脈沖信號P的反相邏輯積信號D2′、D3′、D4′被輸入到與門37。來自外部端子32的信號也被輸入到與門37。與非門73、74的輸出信號，即時間分隔信號D3、D4分別與基準(zhǔn)脈沖信號P的反相邏輯積信號D3′、D4′被輸入到與門38。來自外部端子33的信號也被輸入到與門38。與非門74的輸出信號，即時間分隔信號D4與基準(zhǔn)脈沖信號P的反相邏輯積信號D4′被輸入到與門39。來自外部端子34的信號也被輸入到與門39。輸入專用的外部端子35與基準(zhǔn)電位Vss之間連接著N溝道MOS晶體管40，其柵極與電源電位VDD相連而處于常導(dǎo)通狀態(tài)。與門37～39的輸出信號分別被輸入到閂鎖電路53～55中被鎖住，與同步信號φA同步作為鍵控信號KA-KC而被輸出。來自外部端子35的信號被輸入到閂鎖電路56中被鎖住，與同步信號φA同步作為鍵控信號KD被輸出。閂鎖電路53由時鐘控制式倒相器41、倒相器45以及時鐘控制式倒相器49構(gòu)成，時鐘控制式倒相器41接受與門37的輸出信號，并在時鐘信號同步下動作;倒相器45將時鐘控制式倒相器41的輸出信號反相;時鐘控制式倒相器49與倒相器45反向并聯(lián)連接，并在時鐘信號φA的反相信號同步下動作。閂鎖電路54由時鐘控制式倒相器42、倒相器46以及時鐘控制式倒相器50構(gòu)成，時鐘控制式倒相器42接受與門38的輸出信號，并在時鐘信號同步下動作;倒相器46將時鐘控制式倒相器42的輸出信號反相;時鐘控制式倒相器50與倒相器46反向并聯(lián)連接，并在時鐘信號φA的反向信號同步下動作。閂鎖電路55由時鐘控制式倒相器43、倒相器47以及時鐘控制式倒相器51構(gòu)成，時鐘控制式倒相器43接受與門39的輸出信號，并在時鐘信號同步下動作;倒相器47將時鐘控制式倒相器43的輸出信號反相;時鐘控制式倒相器51與倒相器47反向并聯(lián)連接，并在時鐘信號φA的反相信號同步下動作。閂鎖電路56由時鐘控制式倒相器44、倒相器48以及時鐘控制式倒相器52構(gòu)成，時鐘控制式倒相器44接受外部端子35的輸出信號，并在時鐘信號φA同步下動作;倒相器48將時鐘控制式倒相器44的輸出信號反相;時鐘控制式倒相器52與倒相器48反向并聯(lián)連接，并在時鐘信號φA的反相信號同步下動作。
在上述結(jié)構(gòu)的鍵控電路中，時間分隔信號D1～D4由譯碼器13產(chǎn)生，該信號D1～D4與基準(zhǔn)脈沖信號P的反相邏輯積信號D1′～D4′由與非門71～74產(chǎn)生，把反相邏輯積信號D1′～D4′輸入到與門37～39，由與門37～39取得信號D1～D4和由外部端子32～34輸入的信號的邏輯積，將此邏輯積信號輸入閂鎖電路，根據(jù)輸入閂鎖電路的邏輯積信號得到與鍵控開關(guān)361～3610的選擇閉合相對應(yīng)的鍵控信號KA-KD。此外，為了檢出鍵控信號KA-KD，設(shè)置P溝道MOS晶體管18～21的各個導(dǎo)通電阻Rp與N溝道MOS晶體管22～25和40的各個導(dǎo)通電阻Rn的大小滿足Rp＜Rn。
外部端子31～35相互之間以及各外部端子與電源電位VDD或基準(zhǔn)電位Vss之間存在著寄生電容。為簡化附圖，圖5中只示出與外部端子32之間的寄生電容。為簡化附圖，圖5中只示出與外部端子32之間的寄生電容，即電容57～61。
圖9為圖5鍵控電路中的譯碼器13的詳細(xì)電路。圖9的譯碼器由或非門91、92，與門93、94，倒相器95構(gòu)成。或非門91接受計數(shù)器11的輸出信號Q1和計數(shù)器12的輸出信號Q2作為輸入信號，將上述信號的反相邏輯和信號作為時間分隔信號D1輸出。或非門92接受信號Q2和由倒相器95反相的信號
Q1作為輸入信號，把它們的反相邏輯和信號作為時間分隔信號D2輸出。與門93接受信號Q2和由倒相器95反相的信號
Q1作為輸入信號，將它們的邏輯積信號作為時間分隔信號D3輸出。與門94接受信號Q1和Q2作為輸入信號，將它們的邏輯積信號作為時間分隔信號D4輸出。
在圖5的實施例電路中，把由譯碼器13輸出的時間分隔信號D1至D4分別供給與非門71至74，又把脈沖信號P供給與非門71至74。因此，如圖6(A)～6(T)的同步波形圖所示，由與非門71至74輸出的信號D1′～D4′，在脈沖信號P處于“0”電平期間，即使信號D1至D4處于“1”電平時，也被強(qiáng)制地置于“1”電平。即，脈沖信號P處于“0”電平的期間成為休止期間，該期間內(nèi)，時間分隔信號D1至D4的輸出實際上停止了。因此，如在圖1的現(xiàn)有技術(shù)電路中所述的流過開關(guān)36的直通電流I短路流通的時間間隔只是圖1的現(xiàn)有技術(shù)電路的二分之一，耗電比現(xiàn)有技術(shù)電路有大幅度的減少。
圖7為鍵控開關(guān)366閉合時圖5電路的等效電路圖。圖8(A)～8(E)為圖7所示的等效電路圖中各部分信號的同步波形圖。
如圖7所示，等效電路由與非門72、74，緩沖電路27、29，外部端子32、34，N溝道MOS晶體管76、78，與門37、39，倒相器80以及接在外部端子32和34之間的鍵控開關(guān)366的接通電阻Rkey構(gòu)成。C為外部端子32、34的外部負(fù)載電容，即寄生電容。
在圖7的等效電路中，在時間分隔信號D2處于“1”電平的期間，脈沖信號P一變成“1”電平，與非門72的輸出信號D2′就變?yōu)椤?”電平，緩沖電路27內(nèi)的P溝道MOS晶體管19就變?yōu)閷?dǎo)通狀態(tài)。此時，時間分隔信號D4為“0”電平，與非門74的輸出信號D4′變?yōu)椤?”電平，緩沖電路29內(nèi)的N溝道MOS晶體管25變?yōu)閷?dǎo)通狀態(tài)。因此，這時外部端子32的電位VK2由緩沖電路27中P溝道MOS晶體管19的導(dǎo)通電阻、鍵控開關(guān)36的接通電阻Rkey以及緩沖電路29中的N溝道MOS晶體管25的導(dǎo)通電阻上的電壓分配來決定。此時，電源電位VDD和基準(zhǔn)電位Vss之間雖然也流過前面所述的第1式所示的直通電流，但如上所述，由于與非門72的作用，信號D2′的“0”電平時間間隔只有原來的信號D2處于“1”電平的時間間隔的一半，所以這時直通電流的流通時間為現(xiàn)有技術(shù)的一半。
另一方面，在時間分隔信號D4處于“1”電平的期間，脈沖信號P一變成“1”電平，與非門74的輸出信號D4′就變?yōu)椤?”電平，緩沖電路29中P溝道MOS晶體管21就成為導(dǎo)通狀態(tài)。此時，時間分隔信號D2處于“0”電平，與非門72的輸出信號D2′變?yōu)椤?”電平，緩沖電路27中的N溝道MOS晶體管23變?yōu)閷?dǎo)通狀態(tài)。因此，此時外部端子34的電位VK4(與上述電位VK2波形相同)由緩沖電路29內(nèi)P溝道MOS晶體管21的導(dǎo)通電阻、鍵控開關(guān)36的接通電阻Rkey以及緩沖電路27內(nèi)的N溝道MOS晶體管23的導(dǎo)通電阻上的電壓分配來決定。這時，電源電位VDD和基準(zhǔn)電位Vss之間雖然也流過直通電流，但由于與非門74的作用，信號D4′的“0”電平時間間隔僅為信號D4的“1”電平時間間隔的一半，所以這時的直通電流的流通時間為現(xiàn)有技術(shù)的一半。
使信號D2′和D4′分別為“1”電平時，緩沖電路27、29中的N溝道MOS晶體管23、25分別變成導(dǎo)通狀態(tài)，鍵控開關(guān)36的負(fù)載容量C開始放電。在這里，脈沖信號P為“0”電平時，即在休止期中，由于反相器80將脈沖信號P反相后送入晶體管76、78，因而N溝道MOS晶體管76、78也成為導(dǎo)通狀態(tài)，所以負(fù)載電容C通過并聯(lián)的晶體管23和76或通過并聯(lián)的晶體管25和78進(jìn)行放電。因此，外部端子32、34由于電容快速放電，其電位VK2和VK4迅即變?yōu)椤?”電平。為此，與上述圖4(A)～4(E)中時間t1相當(dāng)?shù)臅r間間隔變得極短，以至于在上述時鐘信號φA下降沿來臨時，與門37或39的輸入信號已充分降低到“0”電平。
再者，上述放電時由于晶體管76、78導(dǎo)通而加快放電的進(jìn)行，從而允許使緩沖電路27、29中的N溝道MOS晶體管23、25的導(dǎo)通電阻可取較大值。這樣一來，由于上述直通電流的值得以變小，而根據(jù)電阻分壓的外部端子的電位得以增大，所以在P溝道MOS晶體管導(dǎo)通期間，鍵輸入容限就能變大。
根據(jù)上述這個實施例，由于對時間分隔信號設(shè)置了休止期間，同時在該休止期間使外部端子31～35由于N溝道MOS晶體管75～79的作用而快速放電，就能同時解決所謂的直通電流和鍵輸入容限這兩個相反的問題。因此，沒有必要象現(xiàn)有技術(shù)那樣精確地控制各緩沖電路26～29中的N溝道MOS晶體管22至25的導(dǎo)通電阻，也不需要過分限制集成電路制作中的工藝參數(shù)。另外鍵控開關(guān)36的接通電阻大小也就不成為問題了。再者，即使不使用電容量小的鍵控開關(guān)36，放電時的放電速度也能變得足夠快。從而能大幅度地降低制造成本。
此外，本發(fā)明不是只限于上述實施例的東西，它可以有各種變化形式。例如，在上述實施例中，說明的是使用基準(zhǔn)脈沖信號P的“0”電平期間形成時間分隔信號D1至D4的休止期間的情況，但是，只要是不含有作為閂鎖電路53～56的鎖定控制信號的時鐘信號φA的“1”電平期間的信號，那么無論用什么樣的信號來產(chǎn)生休止期，不用說都是可以的。
如上所述，根據(jù)本發(fā)明，既能達(dá)到降低制造成本的目的，又能提供直通電流小、鍵輸入容限特性提高的鍵控電路。
附圖簡單說明如下圖1為現(xiàn)有技術(shù)鍵控電路的一個例子的示意圖;
圖2(A)～2(P)為圖1所示鍵控電路中各部分信號的同步波形圖;
圖3為特定的鍵控開關(guān)閉合時，圖1鍵控電路的等效電路圖;
圖4(A)-4(E)為圖3等效電路中各部分信號的同步波形圖;
圖5為本發(fā)明一個實施例的鍵控電路的示意圖;
圖6(A)～6(T)為圖5的鍵控電路各部分信號的同步波形圖;
圖7為特定的鍵控開關(guān)閉合時，圖5鍵控電路的等效電路圖;
圖8(A)～8(E)為圖5等效電路圖中各部分信號的同步波形圖;
圖9為圖5的鍵控電路中譯碼器的具體電路。
權(quán)利要求
1.一種鍵控電路，其特征在于，它具有多個外部接線端子，接在上述多個外部端子相互之間的多個鍵控開關(guān)；能根據(jù)基準(zhǔn)脈沖信號產(chǎn)生多個時間分隔信號，并能在規(guī)定周期的脈沖休止時間內(nèi)停止產(chǎn)生上述時間分隔信號的邏輯電路；分別以上述多個時間分隔信號作為輸入信號、分別輸出信號供給上述多個外部端子的多個緩沖電路；根據(jù)上述時間分隔信號以及上述多個外部端子中用于輸入鍵控信號的外部端子上的信號來檢出上述多個鍵控開關(guān)閉合情況的檢出電路；接在上述各個外部端子與基準(zhǔn)電位之間，并在上述休止期間接通的多個開關(guān)裝置。
2.權(quán)利要求
1所述的鍵控電路，其特征在于，上述邏輯電路由下列電路構(gòu)成根據(jù)上述基準(zhǔn)脈沖信號輸出時間分隔信號的電路;獲得上述各個時間分隔信號與上述基準(zhǔn)脈沖信號的反相邏輯積，并停止產(chǎn)生上述時間分隔信號的反相邏輯積電路。
3.權(quán)利要求
1所述的鍵控電路，其特征在于上述各個緩沖電路由串聯(lián)連接在基準(zhǔn)電位與電源電位間、柵極一起連接在上述反相邏輯積電路的輸出端上、相互間的連接點連接在上述各個外部端子上的P溝道MOS晶體管和N溝道MOS晶體管構(gòu)成。
4.權(quán)利要求
3所述的鍵控電路，其特征在于上述P溝道MOS晶體管的導(dǎo)通電阻Rp與上述N溝道MOS晶體管的導(dǎo)通電阻Rn之間滿足下列關(guān)系，Rp＜Rn。
5.權(quán)利要求
4所述的鍵控電路，其特征在于上述閉合的鍵控開關(guān)的接通電阻為Rkey時，Rp+Rkey＜Rn。
6.一種鍵控電路，其特征在于上述開關(guān)裝置由導(dǎo)通電阻小于上述N溝道晶體管的導(dǎo)通電阻的MOS晶體管構(gòu)成。
專利摘要
本發(fā)明在外部端子間接有多個鍵控開關(guān)，由邏輯電路依次產(chǎn)生多個時間分隔信號，同時在一定周期的脈沖休止期內(nèi)停止產(chǎn)生時分隔信號而消除直通電流。將上述時分隔信號作為輸入信號供給各緩沖電路，其輸出信號送往上述各外部端子，檢出電路根據(jù)上述時分隔信號和來自外部端子的鍵控信號檢測出多個鍵控開關(guān)中被閉合的開關(guān)。在多個端子與基準(zhǔn)電位之間分別接入開關(guān)電路，在上述休止期內(nèi)使這些開關(guān)電路導(dǎo)通，可增加對外部負(fù)荷的驅(qū)動能力。
文檔編號H03M11/00GK86106701SQ86106701
公開日1987年6月10日 申請日期1986年9月29日
發(fā)明者牛木浩, 巖崎哲昭 申請人:株式會社東芝, 托斯巴克計算機(jī)系統(tǒng)有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan