專利名稱：用于避免cpu不致于因總線占有而封鎖的延遲邏輯的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及計算機系統(tǒng)，特別涉及這樣一種計算機系統(tǒng)，該系統(tǒng)用在總線上按分配時間規(guī)定的優(yōu)先權(quán)級允許多于一個設(shè)備去管理主數(shù)據(jù)總線上的數(shù)據(jù)傳送。
人們知道，在計算機系統(tǒng)中，例如在適合IBM公司的微通道結(jié)構(gòu)的計算機中，具有多個主機(masters)，它們中每一個均能夠在系統(tǒng)的主數(shù)據(jù)總線上管理數(shù)據(jù)傳送。使用這樣一些主機可使主處理單元(CPU)免于卷入在輸入/輸出(I/O)設(shè)備與主存儲器之間，以及從I/O設(shè)備到I/O設(shè)備的數(shù)據(jù)傳送。一旦卸去了這些工作，該CPU即可更充分地致力于處理數(shù)據(jù)并安排其它設(shè)備將要執(zhí)行的傳送任務(wù)。
在這種系統(tǒng)中，建立優(yōu)先權(quán)乃是為了使在數(shù)據(jù)總線上的各個設(shè)備去分配總線時間。該CPU指派缺席的或剩余的優(yōu)先權(quán)，辨別總線上的主要工作，已合乎需要地分配到其它的設(shè)備。如果對于總線每一個判斷周期，一種排隊改善了包括CPU的設(shè)備的競爭力，并得到最高一級的優(yōu)先權(quán)的話，當(dāng)字符組(burst)傳輸設(shè)備能夠連續(xù)認(rèn)定它們的高優(yōu)先權(quán)時，一種“適當(dāng)”(fairness)限制通常和該字符組傳輸設(shè)備一起使用，以便在它們重新進(jìn)行排隊之前，促進(jìn)它們等待，直到當(dāng)前的排隊消失為止。
如果數(shù)據(jù)總線很繁忙，這種處理工作能有效地分配總線時間。在那種情況下，該CPU在總線上取得指令的機會是罕見的，只要優(yōu)先權(quán)允許，而且其它設(shè)備優(yōu)先占據(jù)，CPU在一個總線周期之后得到“脫離信號”(bumped off)。這種情況能夠“封閉”(lock out)CPU，使它不能執(zhí)行傳送數(shù)據(jù)所必需的準(zhǔn)備步驟或者其它的工作，例如為了執(zhí)行任務(wù)所要求的存儲器存取工作。當(dāng)?shù)竭_(dá)這種狀態(tài)時，整個系統(tǒng)的性能將降低，而且，在極端情況下，系統(tǒng)將可能失效。
因此，本發(fā)明的首要目的是，這樣一種系統(tǒng)的CPU在數(shù)據(jù)總線上確保一預(yù)先選定的時間值用于數(shù)據(jù)傳送，即使在高的占空周期期間進(jìn)行數(shù)據(jù)傳送。
本發(fā)明進(jìn)一步的目的是提供這樣的時間而不必重新調(diào)整系統(tǒng)的判斷過程。本發(fā)明的另一目的是提供這樣的時間而不必改變系統(tǒng)的控制總線或者要求另外一臺微處理器一即要求具有擴展指令組的一臺微處理器。
所有這些以及其它的目的都可以借助改善響應(yīng)優(yōu)先占有的辦法來達(dá)到，結(jié)果是該CPU占有數(shù)據(jù)總線。這種改善的最佳方法是把一邏輯控制的延遲加到判斷者和CPU之間的信號線中。
根據(jù)下面表示的最佳實施例以及附圖的詳細(xì)說明，可以獲得對本發(fā)明的全面的了解，用它們來說明發(fā)明的目的，但無論如何并不意味著對本發(fā)明范圍的限制，它們是

圖1是適宜于實施本發(fā)明的系統(tǒng)的方塊圖;
圖2是具有優(yōu)先權(quán)判斷的現(xiàn)有系統(tǒng)中的中心判斷控制器和CPU之間信號連接的方塊圖;
圖3是按照本發(fā)明最佳實施例，表示對從判斷控制器到CPU的信號的改進(jìn)的方塊圖;
圖4是表示用于實施本發(fā)明的最佳電路和設(shè)備的方塊圖;
圖5是說明圖2所示用于現(xiàn)有系統(tǒng)的控制信號的時序圖;
圖6是說明根據(jù)本發(fā)明最佳實施例的控制信號的時序圖。
現(xiàn)在將參照附圖詳細(xì)闡述本發(fā)明的最佳實施例。參照圖1，一個用于實施本發(fā)明的最佳系統(tǒng)包括一個CPU100，例如它是一臺Intel公司80386微處理機，它通過包括控制總線110，數(shù)據(jù)總線115和地址總線120的一組系統(tǒng)信號總線105連接到其它系統(tǒng)元件。一個永久保持駐留系統(tǒng)邏輯的只讀存儲器(ROM)125，一個直接選址讀/寫存儲的主存儲器130，和一個存儲控制器135連接到總線105。
對于按照本發(fā)明的系統(tǒng)，更可取的是提供了一個連結(jié)點140，以允許總線接口設(shè)備140;例如總線主設(shè)備能夠控制連接到系統(tǒng)總線105的數(shù)據(jù)總線。如在現(xiàn)有技術(shù)中所熟悉的那樣，通常是用將電路板插入到適合于卡片邊緣連接的槽中這種進(jìn)行連接(在圖1中僅用側(cè)圖表示)。這些接口設(shè)備145可以連接到其它各種各樣的設(shè)備，例如輸入/輸出(I/O)設(shè)備150。像150這樣的設(shè)備，例如它可以包括磁盤驅(qū)動器或磁帶設(shè)備(未示出)。這種包括可以是總線主裝置的接口設(shè)備145和控制數(shù)據(jù)總線115的系統(tǒng)安排，是專門用于IBM公司的微通道結(jié)構(gòu)的，后者在IBM公司手冊中有詳細(xì)說明，其題目是“personal system/2 hardware interface technical Reference 68X2330”。對于這種系統(tǒng)，一中心判斷控制器155建立用于控制數(shù)據(jù)總線115的設(shè)備的優(yōu)先權(quán)，而如人們所熟悉的，-DMA控制器160協(xié)調(diào)在這種總線上的實際的數(shù)據(jù)傳送。表1說明一組典型的判斷優(yōu)先權(quán)級的分派。
表1判斷 一次的級 分派-2 存儲器刷新-1 誤差校正0 DMA端口01 DMA端口12 DMA端口23 DMA端口34 DMA端口45 DMA端口56 DMA端口67 DMA端口78 備用9 備用A 備用B 備用C 備用D 備用E 備用F 系統(tǒng)插件處理器現(xiàn)在參照圖2，該現(xiàn)有技術(shù)包括路徑200，它提供中心判斷控制155和CPU之間的連接，以便在引線上(未示出)按照具體處理器(如使用CPU)的信號輸入傳送終止操作信號(“HOLD”)。而路徑210是用來傳送一個應(yīng)答信號返回至判斷控制155。如指出的那樣，控制總張110的通道(參見圖1)用于分配數(shù)據(jù)總線115。
通道200傳送的+ARB/-GRANT信號在當(dāng)建立總線占有的判斷發(fā)生時(ARB)，以及當(dāng)占有已經(jīng)確定(GRANT)時，用來識別周期，而不同的主機230能夠用來負(fù)責(zé)對占有的分派。通道240用來傳送-PREEPT信號，該信號表示一個或多個主機設(shè)備，例如設(shè)備240，還包括CPU100正在等待對數(shù)據(jù)總線115進(jìn)行存取。通道250傳送一BURST信號，該信號在當(dāng)它占有數(shù)據(jù)總線115時由設(shè)備240認(rèn)定，以便指出它是否具有多重傳送或者字符組傳送的能力的設(shè)備。
從圖還可以看出，包括有四條線(0-3)的判斷總線260連接到該中心判斷控制155，在這四條線上認(rèn)定判斷級別，以獲得數(shù)據(jù)總線115的占有權(quán)，然后，在通道220上認(rèn)定時間GRANT期間，去認(rèn)別占有者。
現(xiàn)在參考圖3，信號通道200′指向復(fù)合體305的邏輯電路300，根據(jù)本發(fā)明，該復(fù)合體305插入一個延遲，并且對HOLD信號產(chǎn)生一個其結(jié)果是用信號+CPUHOLD表示的改進(jìn)，該+CPUHOLD信號加到CPU100的終止操作輸入端口。對于Intel公司的80386，它可以是PGA模式的“HOLD”。一解碼器310經(jīng)過線320對該邏輯電路300提供WRITE信號，它被用來把新的延遲寬度信息寫入寄存器400(見圖4)，該寄存器經(jīng)總線420加到定時器410。
接著參見圖4，AND門430是用來接收線200′上的+HOLD信號的反相信號，線220上的+ARB/-GRANT信號的反相信號，以及ARB總線260上的總線占有者的信息。該AND門430的輸出是在線440上的+CPUSEL信號，該信號加到定時器410，用來對在總線420上指定的周期觸發(fā)超時信號。該信號+CPUSEL信號將在當(dāng)一終止請求從判斷控制送出，并且該CPU100占據(jù)DATA總線115時那樣一些情況下，去觸發(fā)線450上的超時信號+DELAY。(-GRANT有效，以及判斷級別為1111，表1中表示的十六進(jìn)制碼F用來識別CPU)。線200′上的信號+HOLD以及+DELAY的反相信號加到AND門460，以便在1a線470上產(chǎn)生加到CPU100(見圖3)的信號+CPUHOLD。只要將說明現(xiàn)有技術(shù)的時序圖(圖5)同說明最佳實施例的時序圖(圖6)作一比較，該終止信號+HOLD的改進(jìn)效益將一目了然。如上所指出的那樣，該CPU100可以保持占據(jù)數(shù)據(jù)總線115，直到延遲周期終止為止。
本發(fā)明已參照最佳實施例進(jìn)行了詳盡的描述，但是，可以理解到對本專業(yè)技術(shù)人員而言將可以啟示其中的多種變型，但是為了確定本發(fā)明的范圍，必須參照權(quán)利要求，因為權(quán)利要求考慮到申請人稱謂的任何等同物。
權(quán)利要求
1.在一計算機系統(tǒng)中，具有一主處理機，該主處理機能夠用一個終止信號被激發(fā)到無效狀態(tài)；有一主數(shù)據(jù)總線，它由判斷邏輯進(jìn)行分配，該判斷邏輯當(dāng)總線請求到達(dá)包括所說主處理機的多于一個主機設(shè)備時，根據(jù)預(yù)先確定的優(yōu)先權(quán)級別反復(fù)選擇總線占有者，該主處理機分派缺席的優(yōu)先權(quán)級別，一優(yōu)先占據(jù)延遲電路的特征是一旦判斷邏輯選擇所說主處理機，檢測邏輯產(chǎn)生一選擇信號，以及在一個從所說的判斷邏輯設(shè)備和所說主處理機的終止輸入端延伸的路徑中，延遲邏輯連接到延時信號。
全文摘要
一邏輯控制延遲電路連接到具有需經(jīng)多個主機控制的主數(shù)據(jù)總線的計算機系統(tǒng)的判斷邏輯。該延遲是這樣來進(jìn)行編程的，以致于該缺席主機-系統(tǒng)的主處理機-分派駐留或缺席優(yōu)先權(quán)，確保在總線上有效時間的預(yù)先確定部分。采用這種插入并控制延遲的方法，使加到CPU的該“HOLD”信號在該CPU授權(quán)存取該總線時被延遲，其余的設(shè)備在延遲終止之前不可能使用總線，在延遲終止的時刻，該CPU由延遲信號觸發(fā)，以響應(yīng)允許判斷開始的一個應(yīng)答信號。
文檔編號G06F13/362GK1051802SQ9010937
公開日1991年5月29日 申請日期1990年10月23日 優(yōu)先權(quán)日1989年10月23日
發(fā)明者達(dá)利爾·艾得蒙得·尤蒂斯 申請人:國際商業(yè)機器公司