專利名稱：預置進位加法器的制作方法
專利說明 本發(fā)明涉及數(shù)字計算機運算器的核心部分-加法器。
目前加法器基本分為三類 一是串行加法器，其結(jié)構(gòu)簡單而速度慢(延遲時間與加法器位數(shù)成正比);二是并行(或稱超前)進位加法器，速度快而結(jié)構(gòu)復雜(進位鏈的門數(shù)和門的扇入數(shù)隨位增加呈幾何級數(shù)增長);三是串并行進位加法器，采用了前兩者的混和結(jié)構(gòu)，使其結(jié)構(gòu)比并行進位加法器簡化，但速度也相應降低。例如英特爾公司在中國專利局申請的專利“最佳分區(qū)再生先行進位加法器”(專利號CN87100346A
公開日87.8.19)上述加法器仍是一種串并行加法器，只是采用了不規(guī)則的分組方法，使進位傳送時間減少25%(見上述專利“摘要”及“說明書”)。
本發(fā)明的目的是從根本上解決加法器速度與結(jié)構(gòu)復雜性的矛盾。
本發(fā)明重新構(gòu)造了加法器的邏輯結(jié)構(gòu)，使加法器速度與結(jié)構(gòu)復雜性的矛盾得以徹底解決。
一次進位加法器的邏輯結(jié)構(gòu)如

圖1所示 圖1中Ki由Ai和Bi控制(i＝0，1，2，…，n-1) Ai

Bi＝1則Ci+1＝Ci(Ki的1端2端相連) Ai

Bi＝0則Ci+1＝Ai(Ki的1端3端相連) 圖1中Ki(i＝0，1，2，…，n-1)所連成的進位通道稱為一次進位通道，如圖2所示。
相加兩數(shù)的和Si＝Ai

Bi

Ci(i＝0，1，2，…，n-1)分別由兩個異或門所連成的求和單元所構(gòu)成，如圖3所示。
兩個任意的n位二進制數(shù)相加 設(shè)0≤i＜e≤n-1
定義滿足上述條件的第i位到第e位組成的一段為“連續(xù)進位段”。
A:1010011011111001 B:0100100100110110 cba 上面a，b，c段都是“連續(xù)進位段”。
由二進制加法的進位規(guī)則可知，各“連續(xù)進位段”的進位值都相等，且僅取決于該段最低位的加數(shù)值，(當該位的最低位為A0，B0，且A0

B0＝1時進位值取決于C0，此時C0相當于該段實際的最低位。) 證明如下 根據(jù)二進制加法進位規(guī)則 Ct+1＝At·Bt+(At

Bt)·Ct(t＝0，1，2-n-1) 根據(jù)設(shè)定條件 Aj

Bj＝1(j＝i+1，i+2-e) 則有 Ci+2＝Ai+1·Bi+1+(Ai+1

Bi+1)·Ci+1＝Ci+1 同理Ci+3＝Ci+2 - Ce+1＝Ce 即Ci+1＝Ci+2＝-＝Ce＝Ce+1 根據(jù)設(shè)定條件 Ai

Bi＝0 有Ci+1＝Ai·Bi+(Ai

Bi)·Ci＝Ai·Bi＝Ai＝Bi 所以Ai＝Ci+1＝Ci+2＝-＝Ce+1 當 i＝0且A0

B0＝1時 有C1＝A0·B0+(A0

B0)·C0＝C0 此時C0＝C1＝C2＝-＝Ce+1 上述論斷得以證明。
圖1是預置進位加法器最簡明的邏輯結(jié)構(gòu) 圖1中Ki由Ai和Bi控制(i＝0，1，2-n-1) Ai

Bi＝1則Ci+1＝Ci(Ki的1端2端相連) Ai

Bi＝0則Ci+1＝Ai(Ki的1端3端相連) 圖1中Ki(i＝0，1，2-n-1)所連成的進位通道稱為預置進位通道， 相加兩數(shù)的和Si＝Ai

Bi

Ci(i＝0，1，2-n-1)分別由兩個異或門所連成的求和單元所構(gòu)成，如圖3所示。
不難看出，圖1中Ki(i＝0，1，2-n-1)的控制條件完全滿足了各“連續(xù)進位段”的進位規(guī)則。
由于圖1中的開關(guān)Ki(i＝0，1，2-n-1)僅受Ai，Bi的控制，而與其他位無關(guān)，因此當相加兩數(shù)并行輸入時，K0到Kn-1的所有開關(guān)是同時動作的，即從Ai，Bi輸入到整個進位通道狀態(tài)確定，所用的時間與加法器的位數(shù)無關(guān)。
進位通道狀態(tài)確定后，各“連續(xù)進位段”從最低位到高位的進位是在導通的進位通道上實現(xiàn)的，這一過程中沒有任何門或開關(guān)的狀態(tài)變化，因此也不存在由此而引起的進位延時。
由于本加法器進位通道的狀態(tài)是在相加兩數(shù)并行輸入時同時設(shè)置好的，故稱為預置進位加法器。
預置進位加法器的各“連續(xù)進位段”是同時進位的，完成全部進位所需的時間取決于最長的“連續(xù)進位段”。當Ai

Bi＝1(i＝0，1，2-n-1)時，整個進位通道成為一個“連續(xù)進位段”，這是完成進位所需時間最長的情況，此時從Ai，Bi(包括C0)輸入到產(chǎn)生最高進位Cn，所需時間為一級開關(guān)延遲加上進位信號在導通的進位通道上的延遲，由于整個加法器集成在一個芯片上，進位通道的長度在幾毫米以下，而且是全部導通的，其延遲時間極短，速度可超過并行進位加法器。
圖1是本發(fā)明的邏輯結(jié)構(gòu)圖，用具體的門電路和開關(guān)電路代替圖中的邏輯門和開關(guān)，就構(gòu)成了實際的預置進位加法器。圖1中C0為進位輸入，Ai，Bi(i＝0，1，2-n-1)為相加的兩個二進制數(shù)的輸入端，受Ai，Bi控制的Ki(i＝0，1，2-n-1)依次連結(jié)成預置進位通道，(Ki控制端未畫出，以下分圖中再標出。)Ki的1端連結(jié)著進位輸出端Ci+1，Ki的2端連結(jié)著Ki-1的1端，Ki的3端連結(jié)著輸入端Ai，(i＝0，1，2-n-1)，S0，S1-Sn-1，Cn是加法器的結(jié)果輸出端。
開關(guān)Ki(i＝0，1，2-n-1)實現(xiàn)的方法有多種 例如采用四選一多路開關(guān)，如圖4所示，該開關(guān)邏輯關(guān)系如下 Ai Bi Y = 00X1 01X2 10X3 11X4 將X1與X4相連,稱為3端, X2與X3相連,稱為2端, Y稱為1端, 則形成開關(guān)Ki,滿足條件: Ai

Bi=1 則 1端與2端相連 Ai

Bi=0 則 1端與3端相連 圖1中的Ki也可由一個異或門和二選一多路開關(guān)構(gòu)成，如圖5所示。該開關(guān)邏輯關(guān)系如下 P Y = 0 X2 1 X1 控制該開關(guān)的異或門可利用部份和Si的第一級. 預置進位通道還可以采用圖6所示結(jié)構(gòu)Ai通過三態(tài)門Gi接到Ki的左端，Gi由異或門所控制，該異或門的輸入端為Ai，Bi。(i＝0，1，2-n-1)。
圖6中當Ai

Bi＝1時 Ki連通且Gi禁止; 當Ai

Bi＝0時 Ki斷開且Gi導通;(i＝0，1，2-n-1)。
圖6中的Ki還可由兩個并聯(lián)的開關(guān)Ki1和Ki2所構(gòu)成，如圖7所示 當Ai·Bi＝1時Ki1連通，Ai·Bi＝0時Ki1斷開; 當Ai·Bi＝1時Ki2連通，Ai·Bi＝0時Ki2斷開。(i＝0，1，2-n-1)。
將預置進位加法器作為基本單元還可構(gòu)成其他各種功能器件，例如陣列式乘法器。
傳統(tǒng)的陣列式乘法器如圖8所示。Si和Ri(i＝0，1，2-n-1)分別為被乘數(shù)和乘數(shù)各位的輸入端。Ti(i＝0，1，2-2n-1)為兩數(shù)之積的輸出端。
傳統(tǒng)的N位XN位的陣列式乘法器進位最長的延遲時間達到2nt(t為每級全加器的延遲時間。)其中橫向延遲時間為nt。
采用預置進位加法器取代傳統(tǒng)陣列式乘法器中的每一行加法器，如圖9所示。(圖9中標記的含意與圖8相同。)預置進位加法器使橫向進位的時間大大縮短，從而顯著提高乘法器的速度。
權(quán)利要求
1、一次進位加法器，具有部分和Si(Si=Ai
Bi
Ci，i=0，1，2…)的求和單元，本加法器的特征是具有一條可并行控制的一次進位通道
n位所述加法器的進位通道是單行的，其上順序排列著n個開關(guān)，其中任意一個開關(guān)Ki(i=0，1，2，…，n-1)都由相加兩數(shù)的對應位Ai，Bi控制，Ai
Bi=1，Ki將該處進位通道連通，Ai
Bi=0則斷開，且所有開關(guān)是同步動作的；
一次進位通道上依次連結(jié)著進位的輸入端和輸出端。
2、根據(jù)權(quán)項1的一次進位通道，其特征在于進位輸出端Ci+1連接于Ki的左端(i＝0，1，2，…，n-1)，如圖1所示。
3、根據(jù)權(quán)項1的一次進位通道，其特征在于進位輸入端至少有下述兩種連結(jié)方式
一是按圖4所示，Ai通過三態(tài)門Gi連結(jié)于Ki的左端，Ai
Bi＝1時Gi禁止，Ai
Bi＝0時Gi導通(i＝0，1，2，…，n-1);
二是按圖2所示，Ai連接于Ki的3端，Ai
Bi＝1，Ki的1端2端連通，Ai
Bi＝0，Ki將進位通道斷開時，Ki的1端3端連通(i＝0，1，2，…，n-1)，進位信號由此輸入前向進位通道。
4、根據(jù)權(quán)項1所述的加法器，其特征在于可集成在一塊芯片上。
5、一次進位法器可應用于陣列式乘法器，其特征在于采用一次進位加法器取代圖8中陣列式乘法器的每一行加法器，如圖9所示。
全文摘要
一次進位加法器，采用了全新的邏輯結(jié)構(gòu)，其主要特征是有一條可并行控制的一次進位通道，N位加法器的一次進位通道上設(shè)置了N個可并行控制的開關(guān)，其中任意一個開關(guān)Ki(i＝0，1，2，…，n-1)都由相加兩數(shù)的對應位控制Ai+Bi＝1，Ki連通，Ai+Bi＝0，Ki斷開。 一次進位通道的并行控制方式，使進位信號得以在導通的通道上從低位向高位連續(xù)傳送，從而大大縮短了進位時間，解決了長期以來加法器速度與結(jié)構(gòu)復雜性的矛盾。
文檔編號G06F7/50GK1069353SQ9210356
公開日1993年2月24日 申請日期1992年4月29日 優(yōu)先權(quán)日1992年4月29日
發(fā)明者黃上立 申請人:黃上立