專利名稱：用于具有雙總線結(jié)構(gòu)計算機系統(tǒng)的總線接口邏輯的制作方法
如果下列美國專利申請已經(jīng)完全公開的話，本申請在此引用為參考申請序列號815，992，注冊日1992、1、2，題目為“用于具有雙總線結(jié)構(gòu)設(shè)計的計算機系統(tǒng)的總線控制邏輯”。(進一步的識別是其案號BC9-91-089)。
申請序列號816，116，注冊日1992、1、2，題目為“分布機器”。(進一步的識別是其案號BC9-91-090)。
申請序列號816，184，注冊日是1992、1、2題目為“優(yōu)先權(quán)誤差檢測與校復(fù)”。(進一步的識別是其案號BC9-91-091)。
申請序列號816，204，注冊日1992、1、2，題目為“超高速緩沖存儲器探測機數(shù)據(jù)無效技術(shù)”。(進一步的識別案號是BC9-91-092)。
申請序列號816，691，注冊日1992，1，2，題目為“用于總線接口單元的雙向數(shù)據(jù)存儲裝置”(進一步的識別案號是BC9-91-105)。
申請序列號816，693，注冊日1992、1、2，題目為“用于控制總線操作速度的總線接口”。(進一步的識別是其案號BC9-91-106)。
申請序列號816，698，注冊日1992、1、2，題目為“用于在總線至總線接口處確定地址單元的方法與裝置。(進一步的識別是其案號BC9-91-107)。
本發(fā)明涉及計算機系統(tǒng)中的總線至總線的接口，尤其是涉及在系統(tǒng)中用于幾條總線的同步操作的總線至總線接口，以便對以不同速率、經(jīng)不同數(shù)據(jù)傳輸帶寬進行相互通訊的幾個裝置進行補償。
一般地說，在計算機系統(tǒng)中，尤其是在個人計算機系統(tǒng)中，數(shù)據(jù)是在各系統(tǒng)裝置之間傳送的，這些系統(tǒng)裝置如中心處理單元(CPU)存儲裝置，直接存儲器存儲(DMA)控制器。此外，數(shù)據(jù)還在擴展部件之間傳送，例如輸入/輸出(I/O)裝置，以及在這些I/O裝置和各類系統(tǒng)裝置間傳送。I/O裝置和各類系統(tǒng)裝置經(jīng)過計算機總線進行二者間及多者間的相互通訊，該總線包含有一系列的導(dǎo)線，沿該導(dǎo)線信息被從若干信號源傳送到若干目的地的任意之一。許多這類系統(tǒng)裝置和I/O裝置具有被用作總線控制器(即可以控制該計算機系統(tǒng)的裝置)以及作為總線受控設(shè)備(即受總線控制器的控制)的能力。
具有多于一個總線的個人計算機已為公知。典型地，提供有局部總線，經(jīng)該總線CPU與一超高速緩沖存儲器或一個存儲器控制器進行通訊;還提供一系統(tǒng)I/O總線，經(jīng)該總線，系統(tǒng)總線裝置，諸如DMA控制器或I/O裝置經(jīng)過存儲器控制器與系統(tǒng)存儲器通訊。該系統(tǒng)I/O總線包括一個系統(tǒng)總線和一個由一總線接口單元相聯(lián)接的I/O總線。通過該I/O總線，I/O裝置彼此相互通訊。I/O裝置還典型地要求與系統(tǒng)總線裝置，諸如系統(tǒng)存儲器相通訊。這種通訊必須經(jīng)過總線接口單元并經(jīng)過I/O總線和系統(tǒng)總線來實現(xiàn)。
在雙總線結(jié)構(gòu)計算機系統(tǒng)中的系統(tǒng)裝置和I/O裝置彼此之間經(jīng)常以不同的速率并經(jīng)不同的數(shù)據(jù)傳輸帶寬進行通訊。比如說，系統(tǒng)裝置可經(jīng)系統(tǒng)總線以一個32位總線寬度通訊。因此，當著既受系統(tǒng)控制又受I/O總線控制的一個系統(tǒng)裝置無論是從一較慢的I/O裝置讀出還是向其寫入時，整個系統(tǒng)的工作都受影響。這種影響的構(gòu)成是由于16位轉(zhuǎn)換成8位的I/O受控裝置和32位轉(zhuǎn)成16位及8位I/O受控裝置所致。在寫周期的情形中，當數(shù)據(jù)被寫入較慢的I/O裝置時，系統(tǒng)裝置必須將對系統(tǒng)總線的控制保持一段時間，該段時間要大于經(jīng)系統(tǒng)總線寫入數(shù)據(jù)的必要的時間。在讀周期的情形中，較慢的I/O裝置經(jīng)I/O總線向系統(tǒng)裝置提供數(shù)據(jù)不能象由系統(tǒng)裝置從I/O裝置讀取數(shù)據(jù)一樣快。
本發(fā)明的一個目的是在一雙總線結(jié)構(gòu)計算機系統(tǒng)中提供一總線接口單元，該單元提供了用于系統(tǒng)總線和I/O總線同步操作所要求的轉(zhuǎn)換邏輯，以便對于以不同速率并經(jīng)不數(shù)據(jù)傳輸帶寬彼此相互通訊的幾個裝置予以補償。
本發(fā)明提供了在一雙總線結(jié)構(gòu)計算機系統(tǒng)中用于一總線接口單元的轉(zhuǎn)換邏輯。該轉(zhuǎn)換邏輯是用算法語言來實現(xiàn)的，并被固化到總線接口單元的硬件中，該硬件放在計算機系統(tǒng)的一系統(tǒng)總線和一I/O總線之間。通過使系統(tǒng)總線和I/O總線的操作同步，在總線接口單元中的該轉(zhuǎn)換邏輯改善了計算機系統(tǒng)的工作。幾個總線的同步化對于以不同速率并經(jīng)不同數(shù)據(jù)傳輸帶寬相互通訊的系統(tǒng)總線裝置和輸入/輸出裝置作了補償。
轉(zhuǎn)換邏輯在兩種條件下工作。第一種情況發(fā)生在一快速系統(tǒng)裝置向一較慢速I/O裝置寫入數(shù)據(jù)時。由于系統(tǒng)裝置經(jīng)系統(tǒng)總線以比多數(shù)I/O裝置更快的速率寫數(shù)據(jù)，該較慢的I/O裝置不能夠以與向它們寫入數(shù)據(jù)的系統(tǒng)裝置一樣快的速率接收這些數(shù)據(jù)。因此，本發(fā)明提供了一個緩沖器，從較快系統(tǒng)裝置到較慢I/O裝置的被寫數(shù)據(jù)可被暫時地存儲于其中。在這種方式中，既使全部寫入數(shù)據(jù)還沒有經(jīng)過I/O總線而被寫入I/O裝置中，在緩沖器中存儲的(或寄放)寫數(shù)據(jù)對于隨后的操作來說也不受其總線的影響。
這第二種轉(zhuǎn)換邏輯的工作發(fā)生在當著一系統(tǒng)裝置控制系統(tǒng)總線的期望啟動一個以工作如在I/O總線上受控裝置的I/O裝置為目標的讀或?qū)懼芷?，而且當著該系統(tǒng)裝置的數(shù)據(jù)總線寬度大于該I/O裝置的數(shù)據(jù)總線寬度時。典型地，系統(tǒng)裝置的數(shù)據(jù)總線寬度是32位，這一寬度是在總線接口單元的系統(tǒng)總線一方及I/O總線一方都得到支持的，并且這I/O裝置的數(shù)據(jù)總線寬度是8位、16位或32位。一個系統(tǒng)裝置經(jīng)系統(tǒng)總線對處在I/O總線上的8位或16位的I/O裝置進行通訊時，在該系統(tǒng)裝置可以放棄系統(tǒng)總線的控制之前必須等待該I/O裝置接收一個完整的讀或?qū)懻埱?。因此，依照該轉(zhuǎn)換邏輯，來自32位數(shù)據(jù)總線寬度系統(tǒng)裝置、目標是為一8位I/O裝置讀取或?qū)ζ鋵懭氲臄?shù)據(jù)被暫時地存儲在一緩沖器中。在最佳實施例中的該緩沖器具有容納數(shù)據(jù)和地址的32位的能力。這種轉(zhuǎn)換邏輯提供了將在系統(tǒng)總線上啟動的單個32位的讀和寫周期轉(zhuǎn)換成兩個8位或兩個16位的周期的方法，并允許這寄存的寫周期出現(xiàn)而不妨礙時間臨界總線活動，例如刷新。


圖1是采用了根據(jù)本發(fā)明原理的總線接口單元的計算機系統(tǒng)的原理方框圖;
圖2是圖1中計算機系統(tǒng)的總線接口單元的原理框圖;
圖3是圖2中總線接口單元的FIFO緩沖器原理框圖;
圖4是說明圖1中的CACP電話操作周期的定時圖;
圖5和圖6是說明圖2轉(zhuǎn)換邏輯工作的定時圖;
圖7是一個列舉進行寄放周期條件的表格。
首先參考圖1，所示出的計算機系統(tǒng)10通常包含有系統(tǒng)板12和處理器組合體14。處理器組合體包括處理器部分16和基礎(chǔ)部分18。該基礎(chǔ)部分18經(jīng)局部總線連接器22連接在處理器局部總線20。處理器部分工作于50MHz頻率而基礎(chǔ)部分18工作于40MHz頻率。
系統(tǒng)板12包括交錯系統(tǒng)存儲器24和26和輸入/輸出(I/O)裝置28。存儲器24和26以及處理器組合體14之間的通訊由存儲器總線30所控制，而I/O裝置28和處理器組件14之間的通訊是經(jīng)I/O總線32而實現(xiàn)的。I/O裝置與存儲器24及26間的通訊由I/O總線32、系統(tǒng)總線76和存儲器總線30所控制。I/O總線32可與MICROCHANNEL計算機結(jié)構(gòu)一致。存儲器總線30和I/O總線30經(jīng)處理器組合體連接器34連接到處理器組合體基礎(chǔ)部分18。I/O裝置，諸如存儲器擴展裝置，可以經(jīng)I/O總線32而被連接到計算機系統(tǒng)10。系統(tǒng)板12還可以包括傳統(tǒng)的視頻電路、定時電路、鍵盤控制電路和中斷電路(均未示出)，這些電路在正常的操作中為計算機系統(tǒng)所用。
處理器組合體14的處理器部分16包括一中心處理單元(CPU)38，在優(yōu)選的實施例中，該單元可采用英特爾(IntelInc)公司的、其銷售標記為1486的一個32位的微處理器。處理器部分16還包括靜態(tài)隨機存取存儲器(SRAM)40，超高速緩沖存儲器控制組件42，頻率控制組件44，地址緩沖器46和數(shù)據(jù)緩沖器48。局部總線20包含數(shù)據(jù)信息通路50，地址信息通路52和控制信息通路54。數(shù)據(jù)信息通路50被提供在CPU38、SRAM48和數(shù)據(jù)緩沖器48之間。地址信息通路52被提供在CPU38、超高速緩沖存儲器控制組件42和地址緩沖器46之間?？刂菩畔⑼?4被提供在CPU38、超高速緩沖存儲器控制組件42和頻率控制組件44之間。此外，地址和控制信息通路被提供在超高速緩沖存儲器控制組件42和SRAM40之間。
通過以短項存儲信息的方式存儲來自系統(tǒng)存儲器24或26或來自處在-I/O裝置28上的擴展存儲器的存儲信息，SRAM40提供了一個超高速緩沖存儲器的功能。超高速緩沖存儲器控制組件42與存儲存儲器24和26的地址單元的隨機存取存儲器(RAM)相結(jié)合。CPU38可直接地經(jīng)過局部總線20存取被超高速存儲在SRAM40中的信息。頻率控制組件44同步50MHz的處理器部分16和40MHz的基本部分18的操作，并且還控制著緩沖器46和48的操作。因此，頻率控制器組件44確定了在何時信息被緩沖器46或48所截獲的時間，即存儲在這些緩沖器中的信息被重寫的時間。緩沖器46和48被構(gòu)形，以使得來自存儲器26和24的兩個寫入被同時地存儲于其中。緩沖器46和48是雙向的，即它們具有鎖存由CPU38提供的信息以及提供給該CPU的信息的能力。由于緩沖器46和48是雙向的，所以該處理器組合件14的處理器部分16可以被替代或被升級，而保持一個普通的基本部分18。
基本部分18包括存儲控制器58，直接存儲器存取(DMA)控制器60，中心仲裁控制點(CACP)電路62，總線接口單元64和緩沖器/糾錯碼(ECC)電路66?；静糠?8還包括驅(qū)動器電路68，只讀存儲器(ROM)70，自檢測電路72和緩沖器74。系統(tǒng)總線76包含一數(shù)據(jù)信息通路78，地址信息通路80和一個控制信息通路82。利用總線接口單元64，該數(shù)據(jù)信息通路與緩沖器74相連接;總線接口單元64與DMA控制器60和緩沖器/ECC電路66相連接;以及緩沖器/ECC電路與系統(tǒng)存儲器24和26相連接。地址信息通路和控制信息通路的每一個都與存儲器控制器58和DMA控制器60以及總線接口單元64相連接，而且總線接口單元64與緩沖器74相連接。
存儲器控制器58既位于CPU局部總線20之上又位于系統(tǒng)總線76之上，并經(jīng)存儲器總線30將CPU38、DMA控制器60或總線接口單元64(代表一I/O裝置28)連接到系統(tǒng)存儲器24和26。存儲器控制器58經(jīng)過存儲器總線30將系統(tǒng)存儲器周期初啟到系統(tǒng)存儲器24和26。在一個系統(tǒng)存儲器周期中，或是CPU38、DMA控制器60，或是總線接口單元64(代表一I/O裝置8)具有經(jīng)過存儲器控制器58到系統(tǒng)存儲器24和26的存取。CPU38經(jīng)局部總線20、存儲控制器58和存儲器總線30與系統(tǒng)存儲器通訊，而DMA控制器60或總線接口單元64(代表-I/O裝置28)則經(jīng)過系統(tǒng)總線76、存儲器控制器58和存儲器總線30與系統(tǒng)存儲器進行存取。
對于CPU對I/O總線32的讀或?qū)懼芷趤碚f，地址信息在對著系統(tǒng)存儲器的上下邊界面被檢測。如果地址信息對應(yīng)于一個I/O擴展存儲器地址或I/O端口地址，則存儲器控制器58則通過I/O總線32，利用一I/O裝置28(經(jīng)總線接口單元64)來初啟一個I/O存儲器周期或I/O端口周期。在CPU至I/O存儲器周期，亦即I/O端口周期期間，送到存儲器控制器58的地址是經(jīng)過總線接口單元64從系統(tǒng)總線76傳送到I/O總線32的，而該接口單元是置于這兩個總線之間的。I/O裝置28包括有對其進行地址通訊的擴展存儲器。該I/O裝置從I/O總線32接收存儲器地址。DMA控制器60和總線接口單元64控制著系統(tǒng)存儲器24和26與結(jié)合在一I/O裝置28中的擴展存儲器之間的信息交換。DMA控制器60還起到了處理器組合件14的三個功能。第一，DMA控制器60利用了小型計算機子系統(tǒng)控制模塊結(jié)構(gòu)以構(gòu)形DMA通道，從而避免了使用已編程的I/O來構(gòu)形DMA通道的必要性。第三，DMA控制器提供了一個緩沖功能，以優(yōu)化了慢速存儲器擴展裝置和典型的較快速系統(tǒng)存儲器之間的傳輸。第三，DMA控制器60提供了一個8通道、32比特的直接系統(tǒng)存儲器存取功能。當提供這種直接系統(tǒng)存儲器存儲功能時，DMA控制器60可以工作于兩個模式。首先在第一種模式中，DMA控制器60工作于一個已編程I/O模式中，其中該DMA控制器60是在功能上受控于CPU38的。在第二種模式中，DMA控制器60本身起到一個系統(tǒng)總線控制者的作用，其中，DMA控制器60仲裁并控制I/O總線32在這第二種模式中，DMA控制器60使用了一個先入-先出(FIFO)寄存器電路。
CACP電路62對于DMA控制器、I/O裝置總線控制器和CPU(如果存取I/O裝置的話而言起一個仲裁程序的功用。CACP電路62從DMA控制器60、存儲器控制器58以及I/O裝置接收仲裁控制信號，并且確定哪一種裝置可以控制I/O總線32以及在該特定裝置對該I/O總線保持控制的時間的長度。
驅(qū)動器電路68將控制信息及地址信息從存儲器控制器58提供到存儲器24和26。根據(jù)用于構(gòu)成系統(tǒng)存儲器24和26的單一直接插入存儲器模塊(SIMMS)的數(shù)目，驅(qū)動電路68來驅(qū)動這些信息。因此，根據(jù)這些存儲器的容量，驅(qū)動電路改變送到系統(tǒng)存儲器24和26的控制及地址信息的信號密度。
緩沖器電路74在處理器組件基本部分18和系統(tǒng)基板12之間提供了放大和隔離作用。緩沖器電路74采用了緩沖器使其以實時的方式捕捉在I/O總線32和總線接口單元64之間的邊界信息。因此，如果計算機系統(tǒng)10經(jīng)歷了一個故障的條件，緩沖器電路74可以由一計算機修理人員所存取，以便確定在故障出現(xiàn)時在連接口34出現(xiàn)的信息。
一旦出現(xiàn)從擴展存儲器對系統(tǒng)存儲器的初始引入的通電，ROM70則構(gòu)成了系統(tǒng)10。自檢測電路72提供了多個自檢測特征，該自檢測電路是與基本部分18中的多個部分相連接的。自檢測電路72存取緩沖器電路74以確定是否有故障情況存在，并在系統(tǒng)10一經(jīng)通電時檢測基本部分18的其它主要部件，以確定該系統(tǒng)是否已準備好進行操作。
參考圖2，該圖是圖1所示系統(tǒng)的總線接口單元64的原理方框圖。通過在系統(tǒng)總線76和I/O總線32之間提供的一雙向高速的接口，總線接口單元64提供了實施本發(fā)明的基礎(chǔ)。
總線接口單元64包括系統(tǒng)總線驅(qū)動器/接收器電路102，I/O總線驅(qū)動器/接收器電路104和在其之間電連接的控制邏輯電路。驅(qū)動器/接收器電路102包括有導(dǎo)引邏輯線路，該邏輯線路將從系統(tǒng)總線76接收的信號指引到正確的總線接口單元控制邏輯電路，并從該總線接口單元控制邏輯電路接收信號，再將該信號指引到總線76。I/O總線驅(qū)動器/接收器電路104包含有導(dǎo)引邏輯線路，該邏輯線路將從I/O總線32接收的信號指引到正確的總線接口單元控制邏輯電路，并從該總線接口單元控制邏輯電路接收信號，再將該信號指引到I/O總線32。
總線接口單元控制邏輯電路包括系統(tǒng)總線至I/O總線轉(zhuǎn)換邏輯線路106，I/O總線至系統(tǒng)總線轉(zhuǎn)換邏輯線路108，存儲器地址比較邏輯線路110，錯誤恢復(fù)支持邏輯線路112，和超高速緩沖存儲器探測邏輯線路114。已編程的I/O邏輯電路116也被電耦合到系統(tǒng)驅(qū)動器/接收器電路102。
系統(tǒng)總線到I/O總線轉(zhuǎn)換邏輯線路106提供了對于DMA控制器60或存儲器控制器58(代表CPU38)所要求的裝置，這種裝置使得DMA控制器或存儲器控制器58起到一個系統(tǒng)總線控制器的作用，以便存取該I/O總線32，并從而與在I/O總線上作用為一從屬裝置的I/O裝置28通訊。轉(zhuǎn)換邏輯線路106將系統(tǒng)總線76的控制、地址和數(shù)據(jù)線路轉(zhuǎn)換成在I/O總線32上的類似的線路。當著數(shù)據(jù)信息流動是雙向時，多數(shù)的控制信號和全部的地址信號是從系統(tǒng)總線76流向I/O總線32的。作用為系統(tǒng)總線從屬設(shè)置的邏輯線路監(jiān)視系統(tǒng)總線76并檢測供I/O總線32所用的周期。一旦檢測到這樣的周期，該系統(tǒng)總線的從屬設(shè)置則將在系統(tǒng)總線上的信號定時轉(zhuǎn)換成I/O總線的定時，啟動在I/O總線32上的周期，等待該周期被完成，并在系統(tǒng)總線76上傳送該周期。
I/O總線到系統(tǒng)總線轉(zhuǎn)換邏輯線路108包括有系統(tǒng)總線地址產(chǎn)生器電路118，I/O總線期待地址產(chǎn)生器電路120，系統(tǒng)總線控制器接口122FIFO緩沖器124，I/O總線從屬接口126和總線到總線定步控制邏輯線路128。系統(tǒng)總線控制器接口122支持著一個工作于40MHz高性能32比特(4字節(jié))i486脈沖序列約定操作。被提供的有4、8、16字節(jié)的脈沖序列模式以1至4字節(jié)的非脈沖序列模式的數(shù)據(jù)傳輸。I/O總線從屬接口126監(jiān)視該I/O總線32以發(fā)現(xiàn)在系統(tǒng)總線76上的從屬裝置為目標的操作，并忽略那些對于I/O總線32的操作。由I/O總線從屬接口126取的全部周期都被送到FIFO緩沖器124和系統(tǒng)總線控制器接口122。
I/O總線到系統(tǒng)總線轉(zhuǎn)換邏輯線路108提供了一個I/O裝置28所要求的裝置，該裝置使I/O裝置起到一個I/O總線控制器的作用以存取系統(tǒng)總線76并由此讀寫系統(tǒng)存儲器24和26。在任一這種操作中，一個I/O裝置控制這I/O總線。一個操作于I/O裝置的速度的非同步I/O總線接口126使得該總線接口單元64工作如一個在I/O總線32上的I/O裝置控制器的受控設(shè)置，以便解碼存儲器地址并確定為系統(tǒng)存儲器24和26所設(shè)定的讀和寫周期。同時，系統(tǒng)總線控制器接口122使總線接口單元64起到一個在系統(tǒng)總線74上的控制器的作用。存儲器控制器58(圖2)對于總線接口單元64為一個受控單元，或是向該單元64提供從系統(tǒng)存儲器讀出的數(shù)據(jù)，或是將數(shù)據(jù)寫入系統(tǒng)存儲器。對于系統(tǒng)存儲器的讀出及寫入是通過FIFO緩沖器124而完成的，圖3中給出了一個方框圖。
如圖3所示，F(xiàn)IFO緩沖器124是一個雙端口、非同步、雙向存儲單元，它提供了在系統(tǒng)總線76和I/O總線32之間的數(shù)據(jù)信息的暫態(tài)存儲。FIFO緩沖器124包含四個16字節(jié)的緩沖器125A-125D以及FIFO控制電路123。這四個緩沖器125A-125D緩沖到達及來自I/O總線控制器和系統(tǒng)總線受控單元的數(shù)據(jù)，從而實現(xiàn)I/O總線32和系統(tǒng)總線76的同時操作。FIFO緩沖器124在結(jié)構(gòu)上形成為兩個32字節(jié)的緩沖器(125A/125B以及125C/125D)。系統(tǒng)總線控制器接口122以及I/O總線受控接口126的每一個控制著一個32字節(jié)的緩沖器而其它32字節(jié)緩沖器對于它們來說為透明操作。每一個32字節(jié)的緩沖器都被用來讀和寫操作。
FIFO124A，124B，124C，124D的每一個都有一個或者是結(jié)構(gòu)上相關(guān)或者是邏輯上與其相關(guān)的地址寄存器。當著數(shù)據(jù)被從I/O總線32傳送到FIFO125A時，假如地址是相鄰的話，則該數(shù)據(jù)將被累加而直到該16字節(jié)的緩沖器裝滿16字節(jié)的數(shù)據(jù)為止。如果一個不相鄰的地址被地址操作所檢測到，則該FIFO125A將把已存儲的數(shù)據(jù)轉(zhuǎn)移到FIFO125C，而與此同時FIFO125B將開始從新的不相鄰地址接收這一數(shù)據(jù)。FIFO125B將連續(xù)工作，只要FIFO125A沒有充滿至16字節(jié)的數(shù)據(jù)或是另外不相鄰地址被檢測到。FIFO125B則把已存儲的數(shù)據(jù)傳送到FIFO125D，并且FIFO125A再次開始存儲數(shù)據(jù);因此，是有可能存儲達到四個16字節(jié)的不相鄰地址數(shù)據(jù)的數(shù)據(jù)塊。
進一步，由于具有兩個處于平行的32字節(jié)的緩沖器，數(shù)據(jù)的讀出及寫入可以在它們之間相互轉(zhuǎn)換，從而提供了一個基本的連續(xù)讀寫功能。
進一步說，通過將32字節(jié)的緩沖器分裂成為與其它總線32或系統(tǒng)總線26相耦合的兩個16字節(jié)緩沖器部分，就涉及對于信號定時數(shù)據(jù)寫入及讀出存儲寄存器能力承載而言，其存儲緩沖器的數(shù)目可以被增加而對于FIFO的影響為最小。出現(xiàn)這樣的結(jié)果是由于每兩個緩沖器被加入(以平行方式)，對于在每一總線時鐘信號的承載力而言，只有一半的能力承載被加入。
此外，由于在每一支路中具有兩個串聯(lián)的16字節(jié)的緩沖器，所以，假如在讀操作中一旦這兩個16字節(jié)的緩沖器之一被充滿數(shù)據(jù)時，則數(shù)據(jù)可以被傳送到與之串聯(lián)的另一個16字節(jié)的緩沖器中而另一個平行的支路仍在積累數(shù)據(jù)。因此，無論是在積累數(shù)據(jù)或是將數(shù)據(jù)從一條總線傳到另一條總線時，都沒有時間丟失。
用于控制FIFO124操作的邏輯是由FIFO控制電路123提供的。
經(jīng)過I/O總線并以1、2或4字節(jié)的帶寬(亦即8、6或32位)，一個特定的I/O裝置28可以對系統(tǒng)存儲器24或26寫入。在通過I/O裝置28寫入系統(tǒng)存儲器期間，寫數(shù)據(jù)的第一傳輸是初始地存儲在FIFO緩沖器125A和125B中的。I/O總線所期地址產(chǎn)生電路120計算這下一個所期的、或相鄰的地址。該下一個相鄰地址相對于隨后的I/O地址而被檢測，以驗證這隨后的傳輸是否為相鄰的。如果是相鄰的，這第二個寫入數(shù)據(jù)的字節(jié)或幾個字節(jié)被送到同一FIFO緩沖器125A或125B。該FIFO以每秒鐘高達40兆字節(jié)的非同步的速度從I/O總線32接收數(shù)據(jù)。
這一過程一直延續(xù)到或是緩沖器125A或是緩沖器125B被以一16字節(jié)的信息包所充滿或是一非相鄰地址被檢測到為止。假設(shè)緩沖器125A被充滿，則在下一時鐘周期，在緩沖器125A中的數(shù)據(jù)被傳送到緩沖器125C。相類似地，當緩沖器125B被充滿時，它的全部內(nèi)容在單一時鐘周期中被傳送到緩沖器125D中。隨后，這存儲在緩沖器125C和125D中的數(shù)據(jù)則經(jīng)一i486脈沖序列傳輸器并以系統(tǒng)總線的操作速度被寫入到系統(tǒng)存儲器中。從而經(jīng)由-I/O裝置，在一寫入系統(tǒng)存儲器期間，F(xiàn)IFO緩沖器124的操作是連續(xù)的，輪流地采用125A和125B，將這二者的每一個分別地騰空到相鄰的緩沖器125C和125D中，而另外一個則接收欲將寫入存儲器的數(shù)據(jù)。該FIFO緩沖器124從以下的兩方面優(yōu)化了數(shù)據(jù)寫入系統(tǒng)存儲器的速度(ⅰ)接收欲將被寫入存儲器數(shù)據(jù)的下一個可能的字節(jié)地址;(ⅱ)調(diào)節(jié)經(jīng)過系統(tǒng)總線76從FIFO緩沖器到系統(tǒng)存儲器的寫入數(shù)據(jù)的最高速度。
在將數(shù)據(jù)從系統(tǒng)存儲器讀到一I/O裝置28期間，F(xiàn)IFO緩沖器以不同方式工作。該系統(tǒng)總線地址產(chǎn)生器電路115利用初始讀出地址以產(chǎn)生順序的讀出數(shù)據(jù)地址并在緩沖器125C和125D中累加數(shù)據(jù)。由于系統(tǒng)總線支持存儲器是以16字節(jié)寬的帶寬，所以該系統(tǒng)總線控制器接口122可以預(yù)取16字節(jié)的相鄰數(shù)據(jù)的數(shù)據(jù)包并將該數(shù)據(jù)包存儲在緩沖器125C和125D中而無I/O總線32實際提供隨后的地址，從而降低了傳輸器之間的延滯。當緩沖器125C被充滿預(yù)取的數(shù)據(jù)時，則該緩沖器將其內(nèi)容在一個時鐘周期內(nèi)傳送到緩沖器125A中。當充滿時，緩沖器125D類似地騰空而進入緩沖器125B。在緩沖器125A和125B中的數(shù)據(jù)則可以由一特定的I/O接口裝置控制器以1、2或4字節(jié)的帶寬而讀出。以這種方式，系統(tǒng)總線地址產(chǎn)生電路118起到一個遞增計數(shù)器的作用，直到被I/O控制器裝置所指令而停止預(yù)取數(shù)據(jù)為止。
對于高速I/O裝置，總線到總線定步控制邏輯線路128產(chǎn)生對系統(tǒng)存儲器更快的存取。該總線到總線定步控制邏輯線路128控制著系統(tǒng)10的正常存儲控制器仲裁規(guī)程，這種控制是這樣實現(xiàn)的，即允許處于該I/O總線32控制的一I/O裝置在由一較快的要求多個周期的裝置進行數(shù)據(jù)傳輸期間不間斷地存取系統(tǒng)存儲器，而不是在I/O裝置和CPU之間交替存取存儲器控制器58。因此，即使是一個局部裝置(例如-CPU)具有待決的、在一多周期的、由一I/O裝置進行的傳輸期間內(nèi)的對于存儲總線控制請求，該總線到總線定步控制邏輯線路128也將授予該I/O裝置對存儲總線連續(xù)控制。
已編程的I/O電路116是總線接口單元64的這樣一部分它包括了在總線接口單元64中的所有的可編程的寄存器。該寄存器具有一些確定是否一特定寄存器為動態(tài)的或非動態(tài)的相關(guān)位。這些寄存器尤其限定了該總線接口單元64將響應(yīng)的系統(tǒng)存儲器和擴展存儲器地址范圍、可超高速存儲或不可超高速存儲的擴展存儲器地址、系統(tǒng)存儲器或超高速緩沖存儲器地址范圍以及是否奇偶性或錯誤檢測被總線接口單元所支持。因此，已編程I/O電路116標識總線接口單元所處的環(huán)境，以及它被構(gòu)成的選項。在已編程的I/O電路116中的寄存器不能經(jīng)過I/O總線32被直接編程。因此，為對系統(tǒng)10編程，用戶則必須對-I/O裝置進行存取，該I/O裝置可以經(jīng)過系統(tǒng)總線以CPU等級與已編程I/O電路116通訊。
存儲器地址比較邏輯線路110確定是否一存儲器地址對應(yīng)于一系統(tǒng)存儲器或?qū)?yīng)于一個處于I/O裝置28上且耦合到I/O總線32的擴展存儲器。由于系統(tǒng)存儲器以及擴展存儲器可以是處在非相鄰的地址數(shù)據(jù)塊中，存儲器地址比較邏輯線路110包括有多個比較器，它們包含有來自在已編程I/O電路116中的寄存器的邊界信息，以便指示哪些個邊界對應(yīng)哪個存儲器。在由存儲器地址比較邏輯將一特定的地址與邊界信息比較之后，該總線接口單元被相應(yīng)地準備作出反應(yīng)。比如說，如果一個控制I/O總線32的I/O裝置對應(yīng)一擴展存儲器進行讀出或?qū)懭?，該總線接口電路不必要將該地址傳送到存儲器控制器58，從而節(jié)省了時間和存儲器帶寬。
錯誤恢復(fù)支持邏輯線路112允許系統(tǒng)10既使在檢測到一數(shù)據(jù)的奇偶錯誤時也能連續(xù)操作。在任何經(jīng)過I/O裝置28對系統(tǒng)存儲器24或26的讀和寫的存取場合，數(shù)據(jù)的奇偶性都要被檢測。支持邏輯線路112與處在已編程I/O電路116中的一寄存器相互作用，以獲得地址和被測奇偶性錯誤的時間。該寄存器的內(nèi)容可由合適的系統(tǒng)軟件而使之生效。舉例來說，CPU38可被編程以為了一個高等級的中斷，以使在任何檢測到一奇偶錯誤時將地址從該存儲器中提出。隨之該CPU可根據(jù)系統(tǒng)軟件的指令決定是否繼續(xù)系統(tǒng)的操作或是僅僅中斷被標識出的奇偶錯誤信號源的操作。
超高速緩沖存儲器探測邏輯線路114使總線接口單元64監(jiān)視I/O總線32對于擴展存儲器的任何寫入，這種寫入是經(jīng)I/O總線32通過I/O裝置進行的。該探測邏輯線路首先確定是否這種對擴展存儲器的寫入發(fā)生在處于SRAM40中的可超高速緩沖存儲的擴展存儲器中。如果不是可超高速緩沖存儲的擴展存儲器，就不存在錯誤數(shù)據(jù)被超高速緩沖存儲的危險。然而，如果一個可靠的比較指示該寫入發(fā)生在一可超高速緩沖存儲的擴展存儲器中，則在系統(tǒng)總線76上就要指示出一個超高速緩沖存儲器的無效周期。從而該CPU被指令去無效掉在SRAM40中的相應(yīng)地址。超高速緩沖存儲器檢測邏輯線路114提供了用于存儲這正確比較的地址，從而這I/O總線的探測可在這第一個正確比較的檢測之后立即進行，從而實現(xiàn)I/O總線32的連續(xù)監(jiān)視。
一般地說，本發(fā)明涉及上述的總線接口單元64，尤其是涉及置于計算機系統(tǒng)10系統(tǒng)總線76和輸入/輸出總線32之間的該總線接口64所包含的系統(tǒng)總線到I/O總線轉(zhuǎn)換邏輯106。該轉(zhuǎn)換邏輯106是以算法語言來實現(xiàn)并被固化到總件接口單元64的硬件中。該轉(zhuǎn)換邏輯106在總線接口64中同步系統(tǒng)總線76和I/O總線32的操作?？偩€76和32的同步化，對于以不同速率、經(jīng)不同數(shù)據(jù)傳輸帶寬彼此相互通訊的系統(tǒng)總線裝置和輸入輸出裝置進行補償。
通過優(yōu)化及結(jié)合兩個周期條件而不妨礙系統(tǒng)的臨界處理，轉(zhuǎn)換邏輯106改善了系統(tǒng)總線76到I/O總線32的傳輸工作狀況。第一個條件出現(xiàn)在當一個快的系統(tǒng)裝置在向一較慢的I/O裝置28寫入數(shù)據(jù)時，像存儲器控制器58(代表CPU38)這類系統(tǒng)裝置經(jīng)系統(tǒng)總線76以比I/O裝置快的速率寫數(shù)據(jù)是能夠接受這種數(shù)據(jù)的。因此，本發(fā)明提供了一個緩沖器，從較快的系統(tǒng)裝置寫到較慢I/O裝置的數(shù)據(jù)可以被暫存于該緩沖器中，并提供終止這種系統(tǒng)總線周期的邏輯。在這種方式中，已經(jīng)被寄放在緩沖器中的數(shù)據(jù)不受系統(tǒng)總線76隨后的操作的影響，即使是這全部的寫數(shù)據(jù)還沒有寫入該I/O裝置28。該轉(zhuǎn)換邏輯106響應(yīng)這第一種條件的操作在后面被稱為寄放寫周期。
使轉(zhuǎn)換邏輯106操作的第二個條件出現(xiàn)在當像系統(tǒng)存儲器58(代表CPU38)的一個系統(tǒng)裝置控制系統(tǒng)總線76并期望啟動一個以在I/O總線32上用作一受控設(shè)備的I/O裝置28為目標的讀或?qū)懼芷跁r，并且在當系統(tǒng)裝置的數(shù)據(jù)總線寬度大于I/O裝置28的數(shù)據(jù)總線寬度時。(典型地，系統(tǒng)裝置的數(shù)據(jù)總線寬度是32位，它被支持在總線接口單元64的系統(tǒng)總線一邊以及I/O總線一邊，而I/O裝置的數(shù)據(jù)總線寬度是8位、16位或32位。)在一個16位存取一8位受控設(shè)備的情況中或一個32位存取8位或16位的I/O受控設(shè)備的情況中，其數(shù)據(jù)總線寬度的失配結(jié)果是，該存儲器控制器58經(jīng)系統(tǒng)總線76對于一8位或16位的、在I/O總線上的I/O裝置的通訊，必須在該存儲器控制器58可以放棄對系統(tǒng)總線76的控制以前等待該I/O裝置接收一完整的讀寫請求。由于CPU能夠以32位數(shù)據(jù)總線寬度經(jīng)系統(tǒng)總線76傳輸數(shù)據(jù)，因此，如果數(shù)據(jù)是以-8位I/O裝置為目標的讀出或?qū)懭?，則該32位的讀或?qū)憯?shù)據(jù)則為暫存在一個在轉(zhuǎn)換邏輯106中的緩沖器(未示出)中。在最佳實施例中的這種緩沖器具有容納32位數(shù)據(jù)和地址的能力。轉(zhuǎn)換邏輯16提供了用于將在系統(tǒng)總線76上啟動的單個32位讀和周期轉(zhuǎn)換成4個8位或兩個16位的可由I/O裝置28所控制的周期。轉(zhuǎn)換邏輯106響應(yīng)于該第二個條件的操作在其后被稱之為一個轉(zhuǎn)換周期。
轉(zhuǎn)換邏輯106影響到在仲裁周期TARB和授權(quán)周期TGNT(見圖4)之間轉(zhuǎn)換的CACP電路的工作。在仲裁周期TARB期間，CACP電路62在I/O裝置28和CPU38之間作仲裁，以確定I/O裝置28和CPU38的哪一個應(yīng)授予對I/O總線32的控制。在授權(quán)周期TGNT中，CACP電路62將I/O總線32以及連同所說的系統(tǒng)總線28的控制授權(quán)給一個I/O裝置28或CPU38。在寄放寫周期和轉(zhuǎn)換周期中的數(shù)據(jù)緩沖防止了CACP電路62在中間的連續(xù)I/O周期中將I/O總線32授給一個新的I/O裝置。
轉(zhuǎn)換周期和寄放寫周期的操作將被更詳細地描述。圖5示出了一個在總線接口單元64中的轉(zhuǎn)換邏輯106實行轉(zhuǎn)換周期時給出的定時圖。圖5示出的定時圖涉及經(jīng)過存儲器控制器58(代表CPU)將32位的讀或?qū)憘鬏數(shù)揭?位I/O裝置28的情形。當然，本發(fā)明的原理也適于16位的I/O裝置。如圖5中頂行所示，整個傳輸過程如下。在計算機系統(tǒng)10中，當CPU38對一I/O裝置啟動一讀或?qū)懼芷跁r，該CPU必須經(jīng)頻率控制組件44、存儲器控制器58和總線接口單元64通訊。在讀或?qū)懙闹芷谥?，該頻率控制組件44和存儲器控制器58的每一個都將至少引起一個時鐘周期(在圖5中分別是TFCM和TMC′)的適時。伴隨傳輸完結(jié)適時TEOT，這些適時還出現(xiàn)在該周期的結(jié)尾，這對于該周期附加了一或兩個時鐘周期。在讀或?qū)懼芷诘氖级撕徒Y(jié)尾的這些適時之間，總線接口單元64的轉(zhuǎn)換邏輯106將來自存儲器控制器58的32位讀或?qū)懼芷谵D(zhuǎn)換成4個連續(xù)的I/O讀或?qū)懼芷?I/O)。
總線接口單元64的轉(zhuǎn)換邏輯106從而執(zhí)行了代表CPU38的轉(zhuǎn)換周期。以這種方式，CPU38無需執(zhí)行每一個具有與之相關(guān)的TFCM和TMC時的四個8位傳輸周期。其結(jié)果如圖5的下行所示，其CACP電路62處于一授予型的時間以及沒有其它啟動可以出現(xiàn)在I/O總線32上的時間(TGNT)被降低。如果CPU38被請求執(zhí)行它自己的轉(zhuǎn)換周期，則將在每一個TI/O周期之后有TFCM和TMC時，從而增加了CPU必須控制總線的時間。
在I/O總線說明中，I/O受控裝置受到它們被許可足一I/O周期的時間量的限制。這是為了不妨礙在I/O總線或系統(tǒng)總線上的定時臨界處理，比如說動態(tài)系統(tǒng)存儲器的刷新。典型地說，在最佳的實施例中，對于一個I/O受控設(shè)備而言，時一個讀或?qū)懼芷?TI/O)最大允許時間是3.5微秒。對四個這種連續(xù)的周期緩沖最多要14微秒才完成。由CACP電路作的仲裁出現(xiàn)在時期TFCM和TMC期間。在仲裁期間，DMA控制器能刷新系統(tǒng)存儲器24和26。在最佳的實施例中，系統(tǒng)存儲器24和26具有15.6微秒的刷新間隔。如果在先前刷新的3個刷新間隔(46.3微秒)沒有刷新出現(xiàn)，則會發(fā)生超時和動態(tài)RAM存儲器內(nèi)容的丟失。然而，因為一個裝置不知道什么時候該先前刷新出現(xiàn)，所以該裝置可以安全地擁有該I/O總線32最長達兩個刷新間隔(31.2微秒)。因此，由于轉(zhuǎn)換周期將不對刷新操作有不利影響，這最大為14微秒的時期插在順序的仲裁期間之中。
關(guān)于寄放寫周期，在轉(zhuǎn)換邏輯106中的緩沖器也提供了在32位寫數(shù)據(jù)被寫入一I/O裝置28中的前對其進行緩沖的方法。這種操作不受系統(tǒng)總線的與I/O總線32不相干的流動的影響，例如CPU存儲周期或超高速緩沖存儲器周期。如果下一個CPU操作是對一個I/O裝置28的另一寫操作的話，則寄存寫周期甚至可以提供時間節(jié)省。圖6是一個定時圖，說明了由CPU38對-I/O裝置28的連續(xù)寫操作。如圖6的頂行所示，寫傳輸是以由頻率控制組件44(TFCM)和存儲器控制器58(TMC)引入的時而形成的時TFCM和TMC開始的。TI/O代表數(shù)據(jù)從CPU38經(jīng)I/O總線32到一I/O裝置28的第一個寫周期，數(shù)據(jù)被寄放(被緩沖)在轉(zhuǎn)換邏輯106中。TI/O2代表經(jīng)過I/O總線32的第二個寫數(shù)據(jù)周期。TR是一經(jīng)在I/O總線32的寫操作完成時而提供給CPU的就緒信號。
由于第一寫周期數(shù)據(jù)被寄放，則一旦進行寄放則一TR就緒信號可被供給CPU。因此，時TFCM和TMC是采用CPU經(jīng)過頻率控制組件44和存儲器控制器58進行通訊所固有，并當寫周期在I/O總線32上完成時，可以同時地出現(xiàn)在系統(tǒng)總線72上。第二個號周期TI/O2可以緊隨第一個寫周期TI/O1在I/O總線32上開始。如果第一個寫周期沒被寄放，則要求用作就緒信號Tr和延時TFCM及TMC的時間必須出現(xiàn)在第一和第二寫周期TI/O2之間。如圖6的預(yù)行所示，這一時間將不會被覆蓋在第一寫周期TI/O1之下，并且將導(dǎo)致對于整個后序的CPU對I/O裝置的寫周期而言的更長完成時間。此外，TI/O1和TI/O2可以是如圖7條件所定義的轉(zhuǎn)換周期。
寄放的寫周期和轉(zhuǎn)換周期可以同時出現(xiàn)在本發(fā)明的最佳實施例中。對于轉(zhuǎn)換及寄放周期，該轉(zhuǎn)換邏輯都用作一個緩沖器。然而，在圖7中所列的條件必須增加被緩沖的周期數(shù)，以保證不出現(xiàn)超時。刷新周期僅在-CACP仲裁模式期間中出現(xiàn)，因此，由于系統(tǒng)存儲器的請求，并因為I/O裝置28或CPU可能恰好在該CACP被要求進行一刷新周期以前得到對總線的控制，則在這連續(xù)的仲裁模式之間的時間不得超過31.2微秒。如圖5和6所示，因為I/O總線活動是連續(xù)的且不被這TFCM和TMC的連續(xù)銜接時所中斷，CACP電路62不進入插在后續(xù)緩沖數(shù)據(jù)I/O周期之間的仲裁模式。因此，被緩沖的3.5微秒I/O周期數(shù)必須被限制，以保證31.2微秒不超過中間的連續(xù)仲裁周期。
出現(xiàn)在寄放寫/轉(zhuǎn)換周期始端的連續(xù)銜接延時(TFCM，TMC)大約為0.2微秒。通過對最多為6個I/O周期的緩沖，在圖7所示的條件下，CACP仲裁周期至少每21.2微秒(6×3.5+0.2＝21.2)出現(xiàn)一個。這樣的一個六個緩沖I/O周期的限定，使得有一最小為10微秒的間隔(31.2-21.2＝10微秒)出現(xiàn)在最后的I/O周期和由于未能刷新系統(tǒng)存儲器而出現(xiàn)系統(tǒng)超時刻之間。這10微秒的最小值提供給DMA控制器以足夠的時間去進入仲裁模式、獲得系統(tǒng)總線的控制以及開始一刷新周期。
至此，已經(jīng)介紹了一個最佳的實施例。該實施例是用于具有雙總線結(jié)構(gòu)計算機的總線控制邏輯系統(tǒng)。然而應(yīng)該懂得，前述僅是通過實例的描述，而本發(fā)明并不局限于在此對于特定實施例的描述，可以對其有各種重新排列、修改及替代，而這些均不背離如權(quán)利要求中所要求的本發(fā)明的精神實質(zhì)。
權(quán)利要求
1.一計算機系統(tǒng)，它包括一系統(tǒng)存儲器；一個用于控制對系統(tǒng)存儲器存取的存儲器控制器；和一個與所說的存儲器控制器電連接的中心處理單元，所說的中心處理單元能夠經(jīng)所說的存儲器總線對所說的系統(tǒng)存儲器讀出和寫入數(shù)據(jù)所說的計算機系統(tǒng)特征在于一個經(jīng)系統(tǒng)總線與所說的存儲器控制器電連接，并經(jīng)一輸入/輸出總線與一個輸入/輸出裝置電連接的總線接口單元，所說的總線接口單元包括有轉(zhuǎn)換邏輯，以便當該接口單元響應(yīng)系統(tǒng)總線時對該總線進行保持，并響應(yīng)一系統(tǒng)預(yù)定操作條件對通過所說的總線接口單元從所說的系統(tǒng)總線傳輸?shù)剿f的輸入/輸出總線的數(shù)據(jù)進行暫存，并且在當從系統(tǒng)總線到緩沖器的數(shù)據(jù)傳輸被完成時終止對所說的系統(tǒng)總線的響應(yīng)而不考慮從該緩沖器到輸入/輸出總線的數(shù)據(jù)是否已被完成傳輸。
2.如權(quán)利要求1的計算機系統(tǒng)，其特征在于其結(jié)轉(zhuǎn)換邏輯是用算法語言來實現(xiàn)的，該邏輯是被入到所說接口單元的硬件中。
3.如權(quán)利要求1的計算機系統(tǒng)，其特征在于，所說的預(yù)定的系列操作條件之一出現(xiàn)在當代表所說的中央處理單元的存儲器控制器間所說的輸入/輸出裝置寫數(shù)據(jù)時。
4.如權(quán)利要求1的計算機系統(tǒng)，其特征在于，所說的預(yù)定的系列操作條件之一出現(xiàn)在當代表所說的中央處理單元的所說的存儲器控制器啟動一個以在所說的輸入/輸出總線上用作一受控設(shè)備的所說的輸入/輸出裝置為目標的讀或?qū)懼芷跁r，并且在當所說存儲器控制器的數(shù)據(jù)總線寬度大于所說輸入/輸出裝置的相應(yīng)數(shù)據(jù)寬度時。
5.如權(quán)利要求4的計算機系統(tǒng)，其特征在于所說的存儲器控制器數(shù)據(jù)總線寬度是32位寬，所說的輸入/輸出裝置數(shù)據(jù)總線寬度是8位寬。
6.如權(quán)利要求4的計算機系統(tǒng)，其特征在于所說的存儲器控制器數(shù)據(jù)總線寬度是32位寬，所說的輸入/輸出裝置的數(shù)據(jù)總線寬度是16位寬。
7.如權(quán)利要求4的計算機系統(tǒng)，其特征在于所說的用于暫存數(shù)據(jù)的轉(zhuǎn)換邏輯是一個具有容納32位數(shù)據(jù)和地址的能力的緩沖器。
8.如權(quán)利要求4的計算機系統(tǒng)，其特征在于所說的系統(tǒng)總線支持在所說總線接口單元和所說系統(tǒng)存儲器之間以高達16字節(jié)的數(shù)據(jù)傳輸?shù)淖x或?qū)憯?shù)據(jù)的脈沖串傳輸，并且其特征還在于所說的輸入/輸出總線支持在所說的輸入/輸出裝置和所說的總線接口單元之間以數(shù)據(jù)總線寬度為1、2或4字節(jié)的讀或?qū)憯?shù)據(jù)的傳輸。
9.一種在計算機系統(tǒng)中存儲在系統(tǒng)存儲器和輸入/輸出裝置之間被傳輸數(shù)據(jù)的方法，其特征在于包括下列步驟提供系統(tǒng)存儲器和一個存儲器控制器以便控制對系統(tǒng)存儲器的存取，所說的系統(tǒng)存儲器和所說的存儲器控制器由一存儲器總線連接;提供一個與所說的存儲器控制器電連接的中央處理單元，所說的中央處理單元能夠經(jīng)所說的存儲器總線對所說系統(tǒng)存儲進行數(shù)據(jù)讀和寫;提供一個經(jīng)一系統(tǒng)總線與所說的存儲器控制器電連接并經(jīng)一輸入/輸出總線與一輸入/輸出裝置電連接的總線接口單元;當總線接口單元響應(yīng)系統(tǒng)總線時，所說的總線接口單元保持所說的系統(tǒng)總線;在所說的總線接口單元的緩沖器中，響應(yīng)一個預(yù)定系統(tǒng)的操作條件而存儲經(jīng)過總線接口單元從所說的系統(tǒng)總線傳輸?shù)剿f輸入/輸出總線的數(shù)據(jù);當著從系統(tǒng)總線到緩沖器的數(shù)據(jù)傳輸已經(jīng)完成時，終止所說的總線接口單元對所說系統(tǒng)總線的響應(yīng)而不考慮從緩沖器到輸入/輸出總線的數(shù)據(jù)是否被完全傳輸。
10.如權(quán)利要求9的方法，其特征在于，所說的系統(tǒng)總線在所說的總線接口單元和所說的系統(tǒng)存儲器之間以高達16字節(jié)的數(shù)據(jù)傳輸讀或?qū)憯?shù)據(jù)，其特征還在于所說的輸入/輸出總線在所說的輸入/輸出裝置和所說的總線接口單元之間以1、2或4字節(jié)的總線寬度傳輸讀或?qū)憯?shù)據(jù)。
11.如權(quán)利要求9的方法，其特征在于，所說的預(yù)定系列條件之一出現(xiàn)在當代表所說的中央處理單元的存儲控制器向所說的輸入/輸出裝置寫數(shù)據(jù)時。
12.如權(quán)利要求9的方法，其特征在于，所說的預(yù)定系列條件之一出現(xiàn)在當代表所說的中央處理器單元的所說的存儲器控制器啟動一個以在所說的輸入/輸出總線上用作一受控設(shè)備的所說的輸入/輸出裝置為目標的讀或?qū)懼芷跁r，并且在當所說的存儲器控制器的數(shù)據(jù)總線寬度大于所說的輸入/輸出裝置的相應(yīng)的數(shù)據(jù)寬度時。
13.如權(quán)利要求12的計算機系統(tǒng)，其特征在于，所說的存儲器控制器數(shù)據(jù)總線寬度是32位寬，所說的輸入/輸出裝置數(shù)據(jù)總線寬度是8位寬。
14.如權(quán)利要求12的計算機系統(tǒng)，其特征在于，所說的存儲器控制器數(shù)據(jù)總線寬度是32位寬，所說的輸入/輸出裝置的數(shù)據(jù)總線寬度是16位寬。
全文摘要
本發(fā)明的計算機系統(tǒng)包含系統(tǒng)存儲器和一個用于對系統(tǒng)存儲器存取進行控制的存儲器控制器，與存儲器控制器電連接的一個中央處理單元，和一個經(jīng)一系統(tǒng)總線與存儲器控制器電連接、且經(jīng)一輸入/輸出總線與一輸入/輸出裝置電連接的總線接口單元。該總線接口單元包括轉(zhuǎn)換邏輯，該轉(zhuǎn)換邏輯用以響應(yīng)一預(yù)定操作條件系列暫存經(jīng)過總線接口單元在系統(tǒng)總線和輸入/輸出總線之間傳輸?shù)臄?shù)據(jù)。
文檔編號G06F13/36GK1074051SQ9211449
公開日1993年7月7日 申請日期1992年12月17日 優(yōu)先權(quán)日1992年1月2日
發(fā)明者貝爾弗雷德·奧爾德吉艾, 納德·阿米尼, 理查德·L·霍恩, 特倫斯·J·洛曼, 康·N·特蘭 申請人:國際商業(yè)機器公司