專利名稱：計(jì)算機(jī)系統(tǒng)的超高速緩沖存貯器單次寫入結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于計(jì)算機(jī)系統(tǒng)的超高速緩沖存貯器子系統(tǒng)。特定而言本發(fā)明是關(guān)于計(jì)算機(jī)系統(tǒng)的超高速緩沖存貯器子系統(tǒng)的單次寫入入結(jié)構(gòu)。
隨著微處理器(microprocessor)技術(shù)的快速進(jìn)步，以微處理器為基礎(chǔ)的計(jì)算機(jī)系統(tǒng)，亦隨之擁有同樣快速進(jìn)步的各式各樣的應(yīng)用功能。另一方面，微處理器的功能雖然快速地進(jìn)步，其價(jià)格不但沒有隨著功能的進(jìn)步而等比地升高，反而是顯現(xiàn)了逐步減低的價(jià)格/功能比。典型的一個(gè)例子是由美國(guó)的蘋果計(jì)算機(jī)公司(Apple Comp-uters，Inc)，萬(wàn)國(guó)商業(yè)機(jī)器公司(International Businese Mach-ines Corporation)與摩托羅拉半導(dǎo)體公司(Motorola Semicoduct-or)所共同推出的“威力計(jì)算機(jī)”微處理器(“PowerPC”processor)，在功能上與英代爾公司(Intel Corporation)的“奔騰”微處理器(“Pentium”processor)約屬同一等級(jí)，但價(jià)格則便宜了約略一半。
作為多數(shù)計(jì)算機(jī)系統(tǒng)的中央處理單元(CPU，central process-ing unit)的微處理器，基于此種功能進(jìn)步而價(jià)格下滑的趨勢(shì)，已在計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)與使用上帶來(lái)一些顯著而重要的改變。其中一種明顯的趨勢(shì)是，雖然微處理器的功能越來(lái)越強(qiáng)大，但對(duì)某些諸如工程計(jì)算等的用途而言，其計(jì)算的能力仍屬不盡理想。不過(guò)，由于前述的價(jià)格便宜的因素，一種增加計(jì)算機(jī)系統(tǒng)的運(yùn)算能力的辦法即增加計(jì)算機(jī)系統(tǒng)中微處理器的數(shù)量，即所謂的多重處理器計(jì)算機(jī)系統(tǒng)(multiprocessor computer system)。
在另一方面，現(xiàn)今微處理器的技術(shù)，雖然在合理價(jià)格的范圍之內(nèi)的確是進(jìn)步神速，計(jì)算機(jī)系統(tǒng)之中與微處理器具有同等重要性的另一種關(guān)鍵性元件，即半導(dǎo)體存貯體，其情況并非如此。目前在合理價(jià)格的范圍內(nèi)適用的半導(dǎo)體存貯體基本上有兩種，即動(dòng)態(tài)隨機(jī)存取存貯體(DRAM，dynamic random access memory)與靜態(tài)隨機(jī)存取存貯體(SRAM，static random access memory)。DRAM具有相當(dāng)大的單位存貯容量，但其存取速度，與現(xiàn)今的高性能微處理器比較起來(lái)，卻顯得令人無(wú)法忍受的慢。典型的高性能微處理器若要將DRAM作為作業(yè)用存貯體，便可能僅發(fā)揮不超過(guò)其功能的百分之二十，其余的時(shí)間皆須等待慢速的DRAM的響應(yīng)。在另一方面，SRAM雖然具有較高的存取速度，但仍無(wú)法完全與現(xiàn)今最快速的微處理器相匹配，而且其單位存貯容量與DRAM比較起來(lái)還是小了很多。
由于前述存貯體技術(shù)現(xiàn)況的關(guān)系，現(xiàn)今的高性能微處理器皆采用了所謂超高速緩沖存貯器(cache memory)的設(shè)計(jì)結(jié)構(gòu)，直接地將小量但速度快得足以與微處理器本身完全匹配的快取存貯器，稱為主超高速緩沖存貯器(primary cache)，制作于微處理器內(nèi)部。不但如此，良好的計(jì)算機(jī)系統(tǒng)設(shè)計(jì)也將超高速緩沖存貯器的結(jié)構(gòu)設(shè)置于微處理器與計(jì)算機(jī)系統(tǒng)的較慢但便宜而大量的DRAM主存貯之間，稱為次級(jí)超高速緩沖存貯器(secondary cache)，以便將計(jì)算機(jī)系統(tǒng)的整體存貯存取速度提高至最快可能的速度(約在主超高速緩沖存貯器速度的七至九成，視超高速緩沖存貯器的設(shè)計(jì)結(jié)構(gòu)與容量而定)。
對(duì)于采用現(xiàn)代高性能微處理器作為CPU多重處理器計(jì)算機(jī)系統(tǒng)而言，其所應(yīng)用的每一個(gè)微處理器本身即可以擁有其內(nèi)部的主超高速緩沖存貯器，所以，為了節(jié)省成本，這個(gè)多重微處理器系統(tǒng)常只使用一組次級(jí)超高速緩沖存貯器子系統(tǒng)。
在應(yīng)用了主、次兩級(jí)超高速緩沖存貯器的計(jì)算機(jī)系統(tǒng)之中，其硬件結(jié)構(gòu)設(shè)計(jì)上極為重要的一個(gè)要點(diǎn)，是必須能夠維持由微處理器內(nèi)部的高速存貯所構(gòu)成的主超高速緩沖存貯器，由SRAM所構(gòu)成的次級(jí)超高速緩沖存貯器，以及由DRAM所構(gòu)成的系統(tǒng)主存貯器間的數(shù)據(jù)相容性，稱為超高速緩沖存貯器一致性，或超高速緩沖存貯器相容性(cache coherency，或cache consistency)。為了要維持超高速緩沖存貯器的相容性，具有多重處理器的計(jì)算機(jī)系統(tǒng)中的每一個(gè)微處理器都需要能夠在必要的時(shí)機(jī)進(jìn)行一些較為繁復(fù)費(fèi)時(shí)的超高速緩沖存貯器相容性檢查的動(dòng)作。
以采用了Intel Pentium微處理器為主處理器的多重處理器計(jì)算機(jī)系統(tǒng)為例，一旦總線上的主處理器(bus master)占用了系統(tǒng)的資源之后，便必須立即檢查在該總線上的主處理器所存取的存貯位址是否也存在于系統(tǒng)的主Pentium處理器之中，若有的話，該數(shù)據(jù)的狀態(tài)如何，在該總線主處理器使用過(guò)該存貯位址之后的該數(shù)據(jù)的狀態(tài)又應(yīng)如何，等等。此等計(jì)算機(jī)系統(tǒng)對(duì)其超高速緩沖存貯器相容性的處理可以依照所謂的MESI協(xié)定(MESI protocol，Modified/Exclusive/Shared/Invalid protocol)，利用進(jìn)行微處理器的訪問(wèn)周期(inquire cycle，或snoop cycle)來(lái)處理。由于此種微處理器所進(jìn)行的訪問(wèn)周期需花費(fèi)相當(dāng)多的CPU時(shí)間，并且會(huì)占用計(jì)算機(jī)系統(tǒng)中的總線時(shí)間，因此計(jì)算機(jī)系統(tǒng)如何設(shè)計(jì)，以便將進(jìn)行此種詢問(wèn)動(dòng)作的機(jī)會(huì)減至最低，已經(jīng)成為設(shè)計(jì)高性能計(jì)算機(jī)系統(tǒng)的一個(gè)重要主題。
因此，本發(fā)明的目的是在于提供一種計(jì)算機(jī)系統(tǒng)的超高速緩沖存貯器單次寫入結(jié)構(gòu)與裝置，可以在單純的超高速緩沖存貯器回寫或直寫模式之外，提供一種單次寫入的模式。
本發(fā)明的另一目的是在于提供一種計(jì)算機(jī)系統(tǒng)的超高速緩沖存貯器單次寫入結(jié)構(gòu)與裝置，可以減少多重處理器存在時(shí)，計(jì)算機(jī)系統(tǒng)進(jìn)行超高速緩沖存貯器訪問(wèn)周期的此數(shù)，以便增加系統(tǒng)的整體效率。
本發(fā)明超高速緩沖存貯器單次寫入結(jié)構(gòu)為在一計(jì)算機(jī)系統(tǒng)內(nèi)包括有具有內(nèi)部超高速緩沖存貯器的一主處理器、系統(tǒng)主存貯器，以及一個(gè)設(shè)置于該主處理器與該系統(tǒng)主存貯器之間的次級(jí)超高速緩沖存貯器，該超高速緩沖存貯器單次寫入裝置包括有控制選擇單元，可在該主處理器進(jìn)行存貯讀取的動(dòng)作時(shí)控制主處理器存貯寫入模式輸入信號(hào)，而將當(dāng)時(shí)數(shù)據(jù)所在數(shù)據(jù)一線的數(shù)據(jù)狀態(tài)置于共用的狀態(tài)，以便第一次寫入命中的寫入動(dòng)作開始進(jìn)行，并在超高速緩沖存貯器的相對(duì)變動(dòng)位元上留下變動(dòng)的狀態(tài)記錄，并在主處理器進(jìn)行第一次存貯寫出的動(dòng)作時(shí)控制主處理器的存貯寫入模式輸入信號(hào)，將存貯寫入的模式變換為回寫的模式，使得后續(xù)的存貯寫出動(dòng)作皆可以被暫時(shí)保留起來(lái)，不立即寫出去，以節(jié)省系統(tǒng)的時(shí)鐘周期。
本發(fā)明的其它目的與特點(diǎn)將結(jié)合附圖在后面予以詳細(xì)說(shuō)明。
附圖簡(jiǎn)要說(shuō)明

圖1為一示意圖，顯示采用兩個(gè)層級(jí)超高速緩沖存貯器的計(jì)算機(jī)系統(tǒng)其運(yùn)算存貯分布的情形；圖2為一邏輯線路方塊圖，顯示本發(fā)明的計(jì)算機(jī)系統(tǒng)超高速緩沖存貯器單次寫入裝置的實(shí)施例。
較佳實(shí)施例的說(shuō)明參考圖1，其中顯示常用技術(shù)中所采用的兩個(gè)層級(jí)的超高速緩沖存貯器時(shí)，各存貯體儲(chǔ)存內(nèi)容的分布與重疊的情形。如前所述，以高性能的微處理器為CPU的計(jì)算機(jī)系統(tǒng)一般都會(huì)具有兩層級(jí)的超高速緩沖存貯器子系統(tǒng)，亦即，屬于CPU內(nèi)部的第一層級(jí)主超高速緩沖存貯器，以及屬于計(jì)算機(jī)系統(tǒng)中各個(gè)總線主處理器所共用的第二層級(jí)的次級(jí)超高速緩沖存貯器。通常第一層級(jí)主超高速緩沖存貯器11的速度較快，但容量較小，而第二層級(jí)的次級(jí)超高速緩沖存貯器13則速度稍慢，但容量可以適當(dāng)?shù)丶哟蟆?br> 在常用技術(shù)中，利用英代爾486微處理器為CPU的計(jì)算機(jī)系統(tǒng)為例，其8K字節(jié)的主超高速緩沖存貯器11所暫存的超高速緩沖存貯器內(nèi)容可能會(huì)局部地與其容量為64K，128K或256K字節(jié)的次級(jí)超高速緩沖存貯器13所暫存的超高速緩沖存貯器內(nèi)容互相重疊。以CPU的存貯讀取動(dòng)作為例，當(dāng)CPU所須讀取的數(shù)據(jù)存在于圖1中以16所指示的主超高速緩沖存貯器范圍之中時(shí)，系統(tǒng)即可以利用最快的速度取得數(shù)據(jù)。當(dāng)CPU所須讀取的數(shù)據(jù)存在于圖1中以17所標(biāo)示的，存在于次級(jí)超高速緩沖存貯器中，但在主超高速緩沖存貯器范圍之外時(shí)，CPU仍可以利用次快的速度，由利用SRAM所組成的次級(jí)超高速緩沖存貯器中取得數(shù)據(jù)。當(dāng)CPU所須讀取的數(shù)據(jù)落在兩個(gè)層級(jí)的超高速緩沖存貯器11與13之外，亦即以19所標(biāo)示的范圍之中，屬于慢速的DRAM主存貯器時(shí)，CPU則須以最慢的速度來(lái)取得數(shù)據(jù)。
當(dāng)CPU進(jìn)行數(shù)據(jù)的存貯寫入動(dòng)作時(shí)，整個(gè)的情況與前述讀取數(shù)據(jù)的情形類似，不過(guò)要增加考慮當(dāng)數(shù)據(jù)所寫入的位置在18區(qū)域之外時(shí)，系統(tǒng)所須進(jìn)行的數(shù)據(jù)寫回次級(jí)超高速緩沖存貯器與主存貯的動(dòng)作。
當(dāng)計(jì)算機(jī)系統(tǒng)的CPU在將運(yùn)算所得的數(shù)據(jù)回寫入系統(tǒng)的存貯位址中時(shí)，會(huì)牽涉到超高速緩沖存貯器子系統(tǒng)的數(shù)據(jù)回寫模式問(wèn)題。為了提高系統(tǒng)回寫數(shù)據(jù)至存貯位址中的效率，相較于邏輯硬件結(jié)構(gòu)與執(zhí)行程序都較為簡(jiǎn)單的，稱為存貯寫入通過(guò)模式(write-throughscheme)，一種稱為回寫的存貯寫入模式(write-back scheme)會(huì)比寫入通過(guò)模式多需要一個(gè)變動(dòng)位元(dirty bit或altered bit)，此變動(dòng)位元，雖然稍微增加了系統(tǒng)中存貯量的需求，但由于可以減少CPU花費(fèi)在慢速度的存貯寫入的動(dòng)作。故仍屬于一種提高計(jì)算機(jī)系統(tǒng)整體效率的做法。
不過(guò)，此種以回寫為唯一優(yōu)點(diǎn)的做法，在當(dāng)計(jì)算機(jī)系統(tǒng)中存在有多于一個(gè)以上的微處理器時(shí)，即會(huì)造成微處理器詢問(wèn)周期的增加。如前面已有說(shuō)明的，由于詢問(wèn)周期相當(dāng)?shù)鼗ㄙM(fèi)CPU的時(shí)鐘周期，并且會(huì)占用系統(tǒng)總線的時(shí)間，故多重處理器計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)原則即應(yīng)思考避免發(fā)生太多的訪問(wèn)周期。
因此，本發(fā)明采用一種計(jì)算機(jī)系統(tǒng)超高速緩沖存貯器單次寫入裝置，如圖2所顯示的，可以在CPU執(zhí)行存貯的讀取或?qū)懭雱?dòng)作時(shí)，利用控制CPU的充填線狀態(tài)控制輸入而達(dá)到單次寫入的目的。
參考圖2所顯示的本發(fā)明的計(jì)算機(jī)系統(tǒng)超高速緩沖存貯器單次寫入裝置實(shí)施例之一的邏輯線路方塊圖。當(dāng)CPU40進(jìn)行存貯讀取的動(dòng)作時(shí)，超高速緩沖存貯器單次寫入裝置30即會(huì)監(jiān)測(cè)CPU40的充填線的狀態(tài)(line fill status)，并利用控制CPU40的存貯寫入模式輸入信號(hào)(以intel的Pentium微處理器為例是為WB/WT#信號(hào)輸入接腳)43調(diào)至寫入通過(guò)的模式，而將當(dāng)時(shí)數(shù)據(jù)所在的數(shù)據(jù)一線的數(shù)據(jù)狀態(tài)置于共用的狀態(tài)(shared status)，此時(shí)，屬第一次寫入命中(write hit)的寫入動(dòng)作即開始進(jìn)行，并在超高速緩沖存貯器的相對(duì)變動(dòng)位元上留下“已經(jīng)變動(dòng)”的狀態(tài)記錄。
另一方面，當(dāng)CPU40進(jìn)行第一次存貯寫出的動(dòng)作時(shí)，超高速緩沖存貯器單次寫入裝置30即會(huì)控制CPU40的存貯寫入模式輸入信號(hào)(WB/WT#信號(hào)輸入接腳)43，將存貯寫入的模式變換回寫的模式，使得后續(xù)的存貯寫出動(dòng)作皆可以被暫時(shí)保留起來(lái)，不立即地寫出去，以節(jié)省系統(tǒng)的時(shí)鐘周期。
未被上述此種超高速緩沖存貯器單次寫入的數(shù)據(jù)線(data line)，由于快取變動(dòng)位元(drity bit)仍維持為“0”，故表示該數(shù)據(jù)線尚未被修改(modifoed)，故不須進(jìn)行詢問(wèn)周期，因而可以增加計(jì)算機(jī)系統(tǒng)的超高速緩沖存貯器的整體效能。
權(quán)利要求
1.一種超高速緩沖存貯器的單次寫入裝置，該裝置裝設(shè)在包括具有內(nèi)部超高速緩沖存貯器的主處理器、系統(tǒng)主存貯器以及一設(shè)置于該主處理器與該系統(tǒng)主存貯器之間的次級(jí)超高速緩沖存貯器的計(jì)算機(jī)系統(tǒng)中；該超高速緩沖存貯器的單次寫入裝置包括有控制邏輯單元，可在該主處理器進(jìn)行存貯讀取的動(dòng)作時(shí)控制主處理器存貯寫入模式輸入信號(hào)，而將當(dāng)時(shí)數(shù)據(jù)所在的數(shù)據(jù)一線的數(shù)據(jù)狀態(tài)置于共用的狀態(tài)，以便第一次寫入命中的寫入動(dòng)作開始進(jìn)行，并在超高速緩沖存貯器的相對(duì)變動(dòng)位上留下變動(dòng)的狀態(tài)記錄，并在主處理器進(jìn)行第一次存貯寫出的動(dòng)作時(shí)控制主處理器的存貯寫入模式輸入信號(hào)，將存貯寫入的模式變換為回寫的模式，使得后續(xù)的存貯寫出動(dòng)作皆可以被暫時(shí)保留起來(lái)，不立即寫出去，以節(jié)省系統(tǒng)的時(shí)鐘周期。
2.如權(quán)利要求1所述的超高速緩沖存貯器單次寫入裝置，其中該計(jì)算機(jī)系統(tǒng)更包括有設(shè)置在該計(jì)算機(jī)系統(tǒng)的總線上的多數(shù)個(gè)的總線主處理器。
3.如權(quán)利要求2所述的超高速緩沖存貯器單次寫入裝置，其中該計(jì)算機(jī)系統(tǒng)更包括有多于一組的次級(jí)超高速緩沖存貯器子系統(tǒng)。
4.如權(quán)利要求2所述的超高速緩沖存貯器單次寫入裝置，其中該總線主處理器包含有內(nèi)部超高速緩沖存貯器。
5.如權(quán)利要求2所述的超高速緩沖存貯器單次寫入裝置，其中該總線主處理器不包含內(nèi)部超高速緩沖存貯器。
全文摘要
計(jì)算機(jī)超高速緩沖存貯器單次寫入裝置，該計(jì)算機(jī)包括具有內(nèi)部超高速緩沖存貯器的主處理器，主存貯器和次級(jí)超高速緩沖存貯器。該裝置包括控制邏輯單元，可控制主處理器存貯寫入模式輸入信號(hào)，將當(dāng)時(shí)數(shù)據(jù)線置于共用狀態(tài)，以便進(jìn)行第一次寫入命中的寫入動(dòng)作，并在該裝置上留下變動(dòng)的狀態(tài)記錄，并控制主處理器的存貯寫入模式輸入信號(hào)，將存貯寫入變?yōu)榛貙懩Ｊ?，使后續(xù)寫出動(dòng)作可被保留而不立即寫出，從而節(jié)省時(shí)鐘周期。
文檔編號(hào)G06F12/00GK1115891SQ9410799
公開日1996年1月31日 申請(qǐng)日期1994年7月26日 優(yōu)先權(quán)日1994年7月26日
發(fā)明者吳章隆, 劉秉章 申請(qǐng)人:聯(lián)華電子股份有限公司