專利名稱：應(yīng)用線性變換進(jìn)行圖像處理的并行存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種應(yīng)用線性變換進(jìn)行圖象處理的并行存儲(chǔ)裝置，更具體地說涉及一種能夠高速處理大量數(shù)據(jù)并且能夠高效率地由硬件實(shí)現(xiàn)的并行存儲(chǔ)裝置。
通常，一并行存儲(chǔ)裝置是在特定的題目?jī)?nèi)該存儲(chǔ)裝置通過在多個(gè)存儲(chǔ)模塊中適當(dāng)?shù)胤峙鋽?shù)據(jù)從而獲得高的并行特性，其中所述數(shù)據(jù)依據(jù)存取的方式被已知。
特別是，一種用于圖象處理的并行存儲(chǔ)裝置是在各種存取方式的任一種方式中該存儲(chǔ)裝置利用許多計(jì)算同時(shí)地可存取的特性來適應(yīng)諸如水平線、垂直線或方框之類的一定幾何形狀的一圖形點(diǎn)子集，而不是以單個(gè)圖象點(diǎn)單元計(jì)算來存取的。
為了構(gòu)成這種能在各種存取方式的任一種方式中實(shí)現(xiàn)同時(shí)地存取以使其形成具有一定的幾何形狀圖象點(diǎn)集的并行存儲(chǔ)裝置，適應(yīng)于恰當(dāng)?shù)匕仓么鎯?chǔ)模塊，使用了列旋轉(zhuǎn)方法和線性變換方法。
根據(jù)列旋轉(zhuǎn)方法，存儲(chǔ)模塊是基于一數(shù)據(jù)陣列的坐標(biāo)被分別乘以適當(dāng)?shù)囊恍┏?shù)而得到一個(gè)值，將相乘的結(jié)果相加，然后適于該相加所得的值據(jù)存儲(chǔ)模塊的數(shù)目安排執(zhí)行一模數(shù)計(jì)算。為了安排這些存儲(chǔ)模塊以便在一圖象處理中使其能夠使用各種存取方式中的任一種方式同時(shí)存取，要求該存儲(chǔ)模塊的數(shù)目是一大于同時(shí)可存取存儲(chǔ)裝置數(shù)目的質(zhì)數(shù)(prime)。最終，利用該質(zhì)數(shù)的模數(shù)計(jì)算將被體現(xiàn)在一地址計(jì)算電路中。因此，在它的硬件構(gòu)成中電路變得復(fù)雜并且需要長(zhǎng)的數(shù)據(jù)處理時(shí)間。從而對(duì)于其硬件的實(shí)現(xiàn)來說其效率變壞。
根據(jù)線性變換方法，存儲(chǔ)模塊是基于具有二進(jìn)制矢量形式的數(shù)據(jù)陣列的坐標(biāo)乘以一適合的二進(jìn)制變換陣列所得的值和由其相乘所得到的值相“異”(XoRing)而被安排的。由于所執(zhí)行的所有計(jì)算僅僅使用了諸如“異”(XOR)或“與”(AND)的位單元計(jì)算，所以與列旋轉(zhuǎn)方法比較，這種線性變換方法具有能構(gòu)成簡(jiǎn)單地址計(jì)算電路的優(yōu)點(diǎn)。但是，在這種線性變換方法中，由于該方法是在假定同時(shí)地可存取圖象點(diǎn)的數(shù)目與存儲(chǔ)模塊的數(shù)目相同的條件下實(shí)現(xiàn)的，所以在一任意的位置上以水平線、垂直線或二維方框方式的存取是不可能的。換句話說，這種方法的局限性在于一圖象點(diǎn)的同時(shí)存取被限于在一特定位置上。
因此，本發(fā)明的目的是為了解決現(xiàn)有技術(shù)中所遇到的上述問題，而提供一種使用線性變換進(jìn)行圖象處理的并行存儲(chǔ)裝置，它是由一種常規(guī)的線性變換方法延伸而來以使該存儲(chǔ)模塊的數(shù)目是該同時(shí)地可存取圖象點(diǎn)數(shù)目的兩倍，這種并行存儲(chǔ)裝置能在一任意的位置上實(shí)現(xiàn)同時(shí)存取、實(shí)現(xiàn)硬件結(jié)構(gòu)的簡(jiǎn)化，并能獲得高的處理速率和實(shí)現(xiàn)高的效率。
根據(jù)本發(fā)明的目的，本發(fā)明提供的使用線性變換進(jìn)行圖象處理的并行存儲(chǔ)裝置包括多個(gè)地址計(jì)算電路單元，其中的每一個(gè)適應(yīng)于由存取方式、參考坐標(biāo)和相應(yīng)存儲(chǔ)模塊的存儲(chǔ)模塊數(shù)目而產(chǎn)生每個(gè)相應(yīng)的一個(gè)存儲(chǔ)模塊的地址；多個(gè)存儲(chǔ)單元，每個(gè)單元適應(yīng)于接收由每個(gè)相應(yīng)于一個(gè)地址計(jì)算電路單元所產(chǎn)生的地址和一讀/寫信號(hào)并且執(zhí)行實(shí)際數(shù)據(jù)的存儲(chǔ)、輸入和輸出；奧米伽(omega)網(wǎng)絡(luò)，每個(gè)網(wǎng)絡(luò)適應(yīng)于接收來自與此相關(guān)的存儲(chǔ)單元的數(shù)據(jù)，產(chǎn)生合適的數(shù)據(jù)通道，使其對(duì)于存儲(chǔ)模塊的一實(shí)際處理順序(order)與由一處理器所要求的邏輯順序(order)相一致，并通過該所產(chǎn)生的通道輸出該數(shù)據(jù)；和一移位電路單元，根據(jù)輸入的該存取方式使其在每個(gè)奧米伽網(wǎng)絡(luò)和數(shù)據(jù)終端之間產(chǎn)生合適的通道。
通過參考附圖對(duì)下面的實(shí)施例的說明將使本發(fā)明的其它目的及狀況變得更為明顯。
附圖簡(jiǎn)要說明

圖1說明根據(jù)本發(fā)明的一并行存儲(chǔ)裝置的方框圖；圖2說明根據(jù)本發(fā)明的一地址計(jì)算電路單元方框圖，用于在水平線形式的存取中計(jì)算圖象點(diǎn)坐標(biāo)的n個(gè)較低位值；圖3說明根據(jù)本發(fā)明的一地址計(jì)算電路單元的方框圖，用于計(jì)算在垂直線形式的存取中圖象點(diǎn)坐標(biāo)的n個(gè)較低位值；圖4說明根據(jù)本發(fā)明的一地址計(jì)算電路單元的方框圖，用于在方框形式的存取中計(jì)算圖象點(diǎn)坐標(biāo)的n個(gè)較低位值；圖5說明基于本發(fā)明的圖2至圖4的結(jié)果的一地址計(jì)算電路單元的方框圖，用于計(jì)算最后圖象點(diǎn)坐標(biāo)；和圖6說明構(gòu)成圖1所示并行存儲(chǔ)裝置的一部分的一移位電路的方框圖。
讓我們假定由一個(gè)二維陣列I(.，.)所表示的圖象陣列具有二者均為W的行大小和列大小(W是一滿足W＝2”，W≥2條件的偶數(shù))，并且假定每個(gè)構(gòu)成該圖象陣列的單元I(i，j)是一圖象點(diǎn)。在一圖象處理中為了對(duì)應(yīng)于上述圖象陣列中0≤j和j≤W－1的條件的位置顯示一色彩和一亮度，可存取具有N的圖象點(diǎn)(N是滿足N＝2n，n≤W的一偶數(shù))( )二維組合的方式，即，垂直(N×1)和水平(N×1)組合可按如下表示根據(jù)一任意點(diǎn)I(i，j)在具有一組合(BL)方式的可存取圖象點(diǎn)情況時(shí)，BL(i,j)={I(i+a,j+b)0≤a,b≤N-1},0≤i,j≤W-N-1]]>根據(jù)點(diǎn)I(i，j)在具有一垂直線(VS)方式的可存取圖象點(diǎn)的情況中，VS(i，j)＝{I(i＋a，j)0≤a≤N－1)，0≤i≤W－N－1，0≤j≤W－1根據(jù)點(diǎn)I(i，j)在具有一水平線(HS)方式的可存取圖象點(diǎn)的情況時(shí)，HS(i，j)＝{I(i，j＋b)0≤b≤N－1}，0≤i≤W－1，0≤j≤W－N－1假設(shè)一以二進(jìn)制數(shù)位的形式表示的任意整數(shù)x，當(dāng)XK∶I(I≤K)表示一由二進(jìn)制XK......X1表示的K－I＋1位所構(gòu)成的一整數(shù)時(shí)，“XK－1”表示第K個(gè)右位的值。在這種情況下，可以假設(shè)一圖象點(diǎn)的坐標(biāo)i，j，“in－1∶0，jn－1∶0”表示由該圖象點(diǎn)坐標(biāo)i，j的n低階位所構(gòu)成的一矢量。一模塊分配函數(shù)被用于安置存儲(chǔ)模塊，使其以上述三種存取方式中的任一種方式啟動(dòng)一次存取。在上述假定條件下，用于一圖象陣列中的一圖象點(diǎn)I(i，j)的模塊分配函μ可表示為μ(i，j)={jn/2，(in－1∶0(In/2In/2jn－1∶0))}In/2On/2這里，“{X，Y}”表示一個(gè)由等式“{X，Y}＝XX2[logY]＋Y”(“[X]”是等于或高于X的一最小整數(shù))所表示的連接算符，“In/2”表示一n/2×n/2相同陣列，和“On/2”表示n/2×n/2零陣列。
另一方面，一地址分配函數(shù)，即一該圖象點(diǎn)I(i，j)的地址被用來指明根據(jù)上述模塊分配函數(shù)所安置的每個(gè)存儲(chǔ)模塊的地址，以使其對(duì)該存儲(chǔ)模塊的實(shí)際存儲(chǔ)單元啟動(dòng)一存取。該圖象點(diǎn)I(i，j)的地址可表示為a(i，j)＝{iw－1∶n/2＋1，hw－1∶n/2}參見圖1，圖1表示了一種根據(jù)本發(fā)明的利用上述方法的并行存儲(chǔ)裝置。如圖1所示，該并行存儲(chǔ)裝置包括有由多個(gè)地址計(jì)算電路單元10和多個(gè)存儲(chǔ)單元mci所構(gòu)成存儲(chǔ)模塊單元50，其中每個(gè)地址計(jì)算單元用于根據(jù)一存取方式t、參考坐標(biāo)I(i，j)和與存儲(chǔ)模塊相關(guān)的一存儲(chǔ)模塊數(shù)來產(chǎn)生相應(yīng)每個(gè)存儲(chǔ)模塊的地址ai，其中的多個(gè)存儲(chǔ)單元mci中的每一個(gè)用于接收由每個(gè)相關(guān)的地址計(jì)算電路單元10所產(chǎn)生地址ai并接收一讀/寫信號(hào)r/w并且執(zhí)行實(shí)際數(shù)據(jù)di的存儲(chǔ)、輸入和輸出。該并行存儲(chǔ)裝置還包括有由N×N個(gè)奧米伽網(wǎng)絡(luò)30所構(gòu)成的再安置電路單元60，它用于進(jìn)行與一處理器所需的邏輯順序一致的該存儲(chǔ)模塊單元50的一實(shí)際處理的順序，該并行存儲(chǔ)裝置還包括一移位電路40。
每個(gè)地址計(jì)算電路單元10包括有一多路轉(zhuǎn)換器用于在該垂直線、水平線和組合方式的存取中接收n低階位的坐標(biāo)并根據(jù)該存取方式t輸出所接收坐標(biāo)中的一個(gè)坐標(biāo)，一用于將來自該多路轉(zhuǎn)換器的輸出與參考坐標(biāo)(io，jo)的n低階位的一值進(jìn)行比較的比較器和一用于將來自該比較器的一輸出與參考坐標(biāo)(io，jo)的n低階位的值相加的加法器。
現(xiàn)在來說明具有上述結(jié)構(gòu)的并行存儲(chǔ)裝置的一種操作。
因?yàn)槊總€(gè)存儲(chǔ)模塊的地址是每個(gè)相關(guān)的圖象點(diǎn)的坐標(biāo)的函數(shù)，所以該存儲(chǔ)模塊根據(jù)該參考坐標(biāo)和存取方式來計(jì)算相應(yīng)圖象點(diǎn)的坐標(biāo)，以便計(jì)算它的地址。也就是，根據(jù)該存儲(chǔ)模塊數(shù)、所給的參考坐標(biāo)和存取方式來首先計(jì)算該圖象點(diǎn)坐標(biāo)i，j的第n個(gè)低階位。由上述計(jì)算所得到值加上參考坐標(biāo)的值而得出該圖象點(diǎn)坐標(biāo)i，j的完整值。
換句話說，n低階位坐標(biāo)按照其存取方式被表示為如下形式在水平線方式存取中，irn－1∶0＝ion－1∶0jrn－1∶0＝Q-1(ion－1∶0Sn－1∶0)在垂直線方式存取中，jcn－1∶0＝j(luò)on－1∶0icn－1∶0＝Sn－1∶0Q-1jon－1∶0在組合方式存取中，ibn－1∶n/2＝ion－1∶n/2＋(ibn/2Sn)jbn/2－1∶0＝j(luò)bn－1∶n/2Sn－1∶n/2jbn－1∶n/2＝j(luò)on-1∶n/2＋LT(jbn/2－1∶0，jon/2-1∶0)ibn/2－1∶0＝j(luò)bn/2－1∶0jbn－1∶n/2Sn/2－1∶0其中，“io，jo”表示一參考點(diǎn)的坐標(biāo)，“s”表示一存儲(chǔ)模塊數(shù)，和“LT(X，Y)”表示布爾“小于”函數(shù)(即，如X＜Y則LT(X，Y)＝1，和如X≥Y則LT(X，Y)＝0。還有，當(dāng)“Q-1”是Q的相反陣列時(shí)“Q”表示為如下陣列，Q＝In/2In/2In/2On/2圖2至圖4分別表示了根據(jù)該存取方式而用來計(jì)算該圖象點(diǎn)坐標(biāo)的n低階位的值的不同的地址計(jì)算電路單元。
將上述方式中所得到的n低階位的值與該圖象點(diǎn)坐標(biāo)io，jo的n低階位的值比較。然后利用如下的等式得到剩余的高階位的值iw－1∶n＝iow－1∶n＋LT(in－1∶0，ion－1∶0)jw－1∶n＝j(luò)ow－1∶n＋LT(jn－1∶0，jon－1∶0)如圖5所示，每個(gè)地址計(jì)算電路單元10根據(jù)存取方式、參考坐標(biāo)和存儲(chǔ)模塊數(shù)來計(jì)算每個(gè)存儲(chǔ)模塊的地址。
為了使該處理器所要求的邏輯順序與基于該地址計(jì)算單元10所計(jì)算的地址的存儲(chǔ)模塊的實(shí)際處理順序一致，該數(shù)據(jù)矢量的順序通過奧米伽網(wǎng)絡(luò)30和移位電路40被反相，使其在水平線方式和組合方式中的任一方式存取中該數(shù)據(jù)矢量可以通過該奧米伽網(wǎng)絡(luò)。
換句話說，該移位電路單元使用了如下所示的移位函數(shù)在水平線方式和組合(BLOCK)方式中的任一方式存取中，I0k＝Dk，0≤K≤N－1，如果in/2＝0I1k＝Dk，0≤K≤N－1，如果in/2＝1在垂直線方式存取中，
r0k＝Dk，0≤K≤N－1，如果in/2＝0I1k＝Dk，0≤K≤N－1，如果in/2＝1其中，“D”表示在該處理器側(cè)的一數(shù)據(jù)矢量，“I0，I1”表示在各自?shī)W米伽網(wǎng)絡(luò)側(cè)的數(shù)據(jù)矢量，和“K-0”表示K的一反相，即，在K中的n/2高階位和n/2低階位之間的一反相。
這種移位電路示于圖6中。
同時(shí)，N×N奧米伽網(wǎng)絡(luò)30可由普通奧米伽網(wǎng)絡(luò)的修改轉(zhuǎn)換所構(gòu)成，這樣甚至當(dāng)使用其輸入的一部分時(shí)它們也可以操作。
從上面的說明可明顯看到，本發(fā)明提供了能同時(shí)以各種存取方式中的一種方式存取的效果并且還使用了一種簡(jiǎn)單的硬件。本發(fā)明還提供了實(shí)現(xiàn)一高的處理速率的效果并且因而實(shí)現(xiàn)硬件的高效率。
雖然為了說明的目的描述了本發(fā)明的最佳實(shí)施例，但是本技術(shù)領(lǐng)域的普通技術(shù)人員在不違背在所附的權(quán)利要求所披露的范圍和構(gòu)思的原則下可對(duì)本發(fā)明作出各種修改、添加和刪減。
權(quán)利要求
1.一種使用線性變換進(jìn)行圖象處理的并行存儲(chǔ)裝置，包括多個(gè)地址計(jì)算電路單元，每個(gè)都適于根據(jù)一存取方式、參考坐標(biāo)和相應(yīng)的存儲(chǔ)模塊的存儲(chǔ)模塊數(shù)來產(chǎn)生每個(gè)相應(yīng)于存儲(chǔ)模塊中的一個(gè)模塊的地址；多個(gè)存儲(chǔ)單元，每個(gè)都適于接收由每個(gè)相應(yīng)的一個(gè)地址計(jì)算電路單元和一個(gè)讀/寫信號(hào)所產(chǎn)生的地址，并且執(zhí)行實(shí)際數(shù)據(jù)的存儲(chǔ)、輸入和輸出；奧米伽網(wǎng)絡(luò)，每個(gè)都適于接收來自與其相應(yīng)的存儲(chǔ)單元的數(shù)據(jù)，對(duì)于該數(shù)據(jù)產(chǎn)生合適的通路使其產(chǎn)生與一處理器所需邏輯順序一致的存儲(chǔ)模塊的實(shí)際處理順序，并通過該產(chǎn)生的通路輸出該數(shù)據(jù)；和一移位電路單元，適于根據(jù)該存取方式所指示的一輸入在每個(gè)奧米伽網(wǎng)絡(luò)和數(shù)據(jù)終端之間產(chǎn)生合適的通路。
2.根據(jù)權(quán)利要求1所述的并行存儲(chǔ)裝置，其中，在一水平線方式的存取中每個(gè)地址計(jì)算電路單元的n低階位的坐標(biāo)表示為irn－1∶0＝ion－1∶0jrn－1∶0＝Q-1(ion－1∶0Sn－1∶0)這里，“io，jo”分別表示參考坐標(biāo)，“S”表示存儲(chǔ)模塊數(shù)，和“Q-1”是下面陣列Q的反陣列Q＝In/2In/2In/2On/2。
3.根據(jù)權(quán)利要求1所述的并行存儲(chǔ)裝置，其中，在一垂直線方式的存取中每個(gè)地址計(jì)算電路單元的n低階位的坐標(biāo)表示為jcn－1∶0＝j(luò)on－1∶0icn－1∶0＝Sn－1∶0Q-1jon－1∶0這里，“io，jo”分別表示參考坐標(biāo)，“S”表示一存儲(chǔ)模塊數(shù)，和“Q”是下面的陣列Q＝In/2In/2In/2On/2
4.根據(jù)權(quán)利要求1所述的并行存儲(chǔ)裝置，其中，在組合方式的存取中的每個(gè)地址計(jì)算電路單元的n低階位的坐標(biāo)表示為ibn－1∶n/2＝ion－1∶n/2＋(ibn/2Sn)jbn/2－1∶0＝ibn－1∶n/2Sn－1∶n/2jbn－1∶n/2＝j(luò)on－1∶n/2＋LT(jbn/2－1∶0，jon/2－1∶0)ibn/2－1∶0＝j(luò)bn/2－1∶0jbn－1∶n/2Sn/2－1∶0這里，“io，jo”分別表示參考坐標(biāo)，“S”表示一存儲(chǔ)模塊數(shù)，和“LT(X，Y)”表示一布爾“小于”函數(shù)如果X＜Y則LT(X，Y)＝1和如果X≥Y則LT(X，Y)＝0。
5.根據(jù)權(quán)利要求1～4中的任一權(quán)利要求所述的并行存儲(chǔ)裝置，其中，每個(gè)地址計(jì)算電路單元包括一多路轉(zhuǎn)換器，適于接收在垂直線、水平線和組合方式的存取中n低階位的坐標(biāo)并且根據(jù)該存取方式輸出所接收坐標(biāo)中的一個(gè)坐標(biāo)；一比較器，適于將來自多路轉(zhuǎn)換器的輸出與參考坐標(biāo)(io，jo)的n低階位的一值比較；和一加法器，適于將來自比較器的一輸出與參考坐標(biāo)(io，jo)的n低階位的值相加。
6.根據(jù)權(quán)利要求1所述的并行存儲(chǔ)裝置，其中，所構(gòu)成的移位電路單元在水平線方式和組合方式的任一種方式中通過下面的移位函數(shù)在每個(gè)奧米伽網(wǎng)絡(luò)和數(shù)據(jù)終端之間產(chǎn)生適合的通路r0k＝Dk，0≤K≤N－1，如果in/2＝0I1k＝Dk，0≤K≤N－1，如果in/2＝1其中，“D”表示在該處理器側(cè)的數(shù)據(jù)矢量，“I0，I1”表示在各自的奧米伽網(wǎng)絡(luò)側(cè)的數(shù)據(jù)矢量，和“K-S”表示K的一反相，即，在K是n/2高階位和n/2低階位之間的反相。
7.根據(jù)權(quán)利要求1所述的并行存儲(chǔ)裝置，其中，所構(gòu)成的移位電路單元在垂直線方式的存取中通過下面的移位函數(shù)在每個(gè)奧米伽網(wǎng)絡(luò)和數(shù)據(jù)終端之間產(chǎn)生合適的通路I0k＝Dk，0≤K≤N－1，如果in/2＝0I1k＝Dk，0≤K≤N－1，如果in/2＝1這里，“D”表示該處理器側(cè)的一數(shù)據(jù)矢量，和“I0，I1”表示在各自的奧米伽側(cè)的數(shù)據(jù)矢量。
全文摘要
一種使用線性變換進(jìn)行圖像處理的并行存儲(chǔ)裝置包括有多個(gè)地址計(jì)算電路單元和多個(gè)存儲(chǔ)單元，能夠接收來自與其相關(guān)的存儲(chǔ)單元的數(shù)據(jù)、對(duì)于該數(shù)據(jù)產(chǎn)生相應(yīng)的通路以便該存儲(chǔ)模塊的實(shí)際處理順序與一處理器所需的一邏輯順序一致，并且通過該所產(chǎn)生的通路輸出該數(shù)據(jù)的奧米伽網(wǎng)絡(luò)，以及一根據(jù)該存取方式所指示的一輸入在每個(gè)奧米伽網(wǎng)絡(luò)和數(shù)據(jù)終端之間產(chǎn)生合適通路的移位電路單元。
文檔編號(hào)G06F15/76GK1118923SQ9510382
公開日1996年3月20日 申請(qǐng)日期1995年4月14日 優(yōu)先權(quán)日1994年4月14日
發(fā)明者李興揆, 樸宗元, 金潔潤(rùn) 申請(qǐng)人:韓國(guó)電氣通信公社