專利名稱：半導(dǎo)體存儲裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，特別是涉及具有不能簡單地拷貝的新型結(jié)構(gòu)的ROM存儲器。
半導(dǎo)體存儲裝置例如讀出專用的ROM(Read Only Memory)的存儲單元陣列是將由MOSFET(MOS場效應(yīng)晶體管)構(gòu)成的存儲單元配置成矩陣狀，將各存儲單元的柵極與沿行方向延伸的多個字線連接，同時將源極、漏極與沿列方向延伸的多個位線連接而構(gòu)成。為了從這樣的結(jié)構(gòu)的ROM存儲單元中讀出指定的存儲單元，選擇該指定的存儲單元連接的位線，然后，使與存儲單元的柵極連接的字線成為高電平，讀出上述指定的存儲單元的數(shù)據(jù)。
下面，參照示出本發(fā)明的半導(dǎo)體存儲裝置的圖1說明先有的ROM存儲器的讀出方法。存儲單元陣列10由存儲單元構(gòu)成，存儲單元由配置成多個矩陣狀的MOS晶體管構(gòu)成。各存儲單元的柵極與字線連接，這些字線與原始譯碼器連接。各存儲單元的陣列與位線連接，位線通過選擇晶體管與位選擇線連接，位選擇線與列譯碼器連接。位線與讀出放大器20的輸入端連接，該讀出放大器20的輸出與輸出電路30的輸入端連接。由列譯碼器根據(jù)地址的輸入選擇1條位選擇線。并且，選擇1條位線后，輸入到讀出放大器20的輸入端。同樣，原始譯碼器也根據(jù)地址選擇1條字線，將通常的電源電壓加到存儲單元的柵極上。這里，若選擇了指定的位選擇線和字線，便可從存儲單元陣列10讀出指定的存儲單元。
以往，在這樣的半導(dǎo)體存儲裝置中，存儲在存儲單元陣列中的信息可以簡單地被拷貝。
本發(fā)明就是鑒于這一問題而提案的，目的旨在提供具有例如即使存儲在ROM存儲器等內(nèi)的數(shù)據(jù)被拷貝實際上也不能利用該數(shù)據(jù)的結(jié)構(gòu)的半導(dǎo)體存儲裝置及其制造方法。
本發(fā)明具有在芯片上存儲偽數(shù)據(jù)的特征。即，存儲在芯片上的數(shù)據(jù)包括偽數(shù)據(jù)和真數(shù)據(jù)，所以，具有判斷存儲的數(shù)據(jù)是有效數(shù)據(jù)(真數(shù)據(jù))還是偽數(shù)據(jù)后讀出的特征。本發(fā)明的半導(dǎo)體存儲裝置具有配置成矩陣狀的多個存儲單元、上述存儲單元的柵極連接的多條字線、上述存儲單元的陣列連接的多條位線、向上述字線供給電壓的裝置、具有在進行讀出動作時將從上述多個存儲單元中讀出的指定的存儲單元在內(nèi)部讀出的結(jié)構(gòu)的位線選擇裝置、檢測由上述位線選擇裝置選擇的指定的位線的電位并讀出通過從上述多個存儲單元中讀出的存儲單元的電流的讀出放大器、輸入上述讀出放大器的輸出的輸出電路、具有與芯片固有的內(nèi)部地址對應(yīng)的非易失性電路特性或配線并在工作電源供給狀態(tài)下輸出有效地址數(shù)據(jù)的有效地址數(shù)據(jù)確定部、將該有效地址數(shù)據(jù)與上述內(nèi)部地址進行比較并當(dāng)是有效地址區(qū)域時生成決定是否向外部輸出自己的單元數(shù)據(jù)的信號的有效數(shù)據(jù)區(qū)域檢測電路、當(dāng)上述內(nèi)部地址是偽數(shù)據(jù)區(qū)域時發(fā)生偽數(shù)據(jù)的偽數(shù)據(jù)發(fā)生電路和切換上述偽數(shù)據(jù)及上述單元數(shù)據(jù)的輸出選擇電路。
上述有效數(shù)據(jù)檢測電路也可以利用電路配線進行檢測。上述偽數(shù)據(jù)也可以是輸入上述內(nèi)部地址的邏輯單元的輸出。上述偽數(shù)據(jù)輸出也可以利用振蕩器使任意的節(jié)點振蕩，利用數(shù)據(jù)輸出時鐘將該輸出鎖存。上述偽數(shù)據(jù)輸出也可以是輸入上述內(nèi)部地址和隨機ROM數(shù)據(jù)的邏輯單元的輸出。上述偽數(shù)據(jù)也可以通過在形成上述存儲單元的半導(dǎo)體基板上形成隨機ROM數(shù)據(jù)區(qū)域，讀出該隨機ROM數(shù)據(jù)而形成。上述偽數(shù)據(jù)也可以使用隨機數(shù)據(jù)發(fā)生電路的輸出。
另外，本發(fā)明的半導(dǎo)體存儲裝置的制造方法的特征在于在上述本發(fā)明的半導(dǎo)體存儲裝置中，在形成上述存儲單元的半導(dǎo)體基板的MOS晶體管中形成上述有效地址數(shù)據(jù)，對該MOS晶體管的溝道離子注入在和形成上述單元數(shù)據(jù)的溝道離子注入的同一工序進行。
由于存儲在芯片上的數(shù)據(jù)包括偽數(shù)據(jù)和真數(shù)據(jù)，所以，即使可以拷貝數(shù)據(jù)，在先有的半導(dǎo)體存儲裝置中也不能有效地利用該數(shù)據(jù)，通過在和形成單元數(shù)據(jù)的溝道離子注入的同一工序進行對MOS晶體管的溝道離子注入，可以使工序簡化。
下面，參照
本發(fā)明的實施例。
圖1是本發(fā)明第1實施例的半導(dǎo)體存儲裝置的框圖。
圖2是第1實施例的半導(dǎo)體存儲裝置的有效地址數(shù)據(jù)確定器的電路圖。
圖3是第1實施例的半導(dǎo)體存儲裝置的制造工序剖面圖。
圖4是第1實施例的半導(dǎo)體存儲裝置的地址圖的平面圖。
圖5是第1實施例的半導(dǎo)體存儲裝置的有效數(shù)據(jù)區(qū)域檢測電路圖。
圖6是第1實施例的半導(dǎo)體存儲裝置的有效數(shù)據(jù)區(qū)域檢測電路圖。
圖7是第1實施例的半導(dǎo)體存儲裝置的有效數(shù)據(jù)區(qū)域檢測電路圖。
圖8是第1實施例的半導(dǎo)體存儲裝置的偽數(shù)據(jù)發(fā)生電路圖。
圖9是第1實施例的半導(dǎo)體存儲裝置的輸出選擇電路圖。
圖10是第1實施例的半導(dǎo)體存儲裝置的動作波形圖。
圖11是第2實施例的半導(dǎo)體存儲裝置的地址圖的平面圖。
圖12是第2實施例的半導(dǎo)體存儲裝置的動作波形圖。
圖13是第2實施例的半導(dǎo)體存儲裝置的地址圖的平面圖。
圖14是第2實施例的半導(dǎo)體存儲裝置的有效數(shù)據(jù)區(qū)域檢測電路圖。
圖15是第3實施例的半導(dǎo)體存儲裝置的偽數(shù)據(jù)發(fā)生電路圖。
圖16是第4實施例的半導(dǎo)體存儲裝置的偽數(shù)據(jù)發(fā)生電路圖。
圖17是第5實施例的半導(dǎo)體存儲裝置使用的半導(dǎo)體基板的平面圖。
圖18是第6實施例的半導(dǎo)體存儲裝置的偽數(shù)據(jù)發(fā)生電路圖。
圖19是第1實施例的半導(dǎo)體存儲裝置的有效數(shù)據(jù)區(qū)域檢測電路圖。
圖20是第1實施例的半導(dǎo)體存儲裝置的動作波形圖。
1、61、62…有效地址數(shù)據(jù)確定器2…偽數(shù)據(jù)發(fā)生電路3…有效數(shù)據(jù)區(qū)域檢測電路4…輸出選擇電路10…存儲單元區(qū)域11…n+源/漏極區(qū)域12…n阱13…p+源/漏極區(qū)域
14…ROM數(shù)據(jù)掩蔽15…溝道區(qū)域20…讀出放大器30…輸出緩沖電路40…輸入緩沖電路50…地址計數(shù)器60…地址譯碼器首先，參照圖1～圖10說明第1實施例。圖1是半導(dǎo)體存儲裝置的電路圖的框圖。半導(dǎo)體存儲裝置在1個半導(dǎo)體基板(芯片)上形成，加上/CE、地址信號。存儲單元陣列10由配置成多個矩陣狀的例如N型溝道MOS晶體管的存儲單元構(gòu)成。各存儲單元的柵極與字線連接，這些字線與原始譯碼器連接。各存儲單元的陣列與位線連接，位線與通過選擇晶體管與列譯碼器連接的位選擇線連接。位線還與讀出放大器20的輸入端連接，該讀出放大器20的輸出與輸出電路30的輸入端連接。根據(jù)地址的輸入由列譯碼器選擇1條位選擇線。并且，選擇1條位線后輸入到讀出放大器20的輸入端。同樣，原始譯碼器也根據(jù)地址選擇1條字線；將通常的電源電壓加到存儲單元的柵極上。這里，當(dāng)根據(jù)地址信號選擇了指定的位選擇線和字線時，便可從存儲單元陣列10讀出指定的存儲單元。
在本發(fā)明的半導(dǎo)體存儲裝置的存儲系統(tǒng)中，設(shè)有輸入緩沖器40、地址計數(shù)器50和地址譯碼器60，用于向存儲單元供給地址信號。另外，還具有作為本發(fā)明的特征的有效地址數(shù)據(jù)確定器1、偽數(shù)據(jù)發(fā)生電路2、有效數(shù)據(jù)區(qū)域檢測電路3和輸出選擇電路4。有效地址數(shù)據(jù)確定器1具有與芯片固有的內(nèi)部地址對應(yīng)的非易失性的電路特性或配線，在工作電源供給狀態(tài)下輸出有效地址數(shù)據(jù)EAi。偽數(shù)據(jù)發(fā)生電路2在上述內(nèi)部地址為偽數(shù)據(jù)區(qū)域時發(fā)生偽數(shù)據(jù)，并將其輸出ED輸入輸出選擇電路4。有效數(shù)據(jù)區(qū)域檢測電路3將從有效地址數(shù)據(jù)確定器1輸出的有效地址數(shù)據(jù)EAi與根據(jù)從上述地址計數(shù)器50輸入的地址信號決定的上述內(nèi)部地址進行比較，如果是有效地址區(qū)域，就生成決定是否向外部輸出自己的單元數(shù)據(jù)的信號REAL。輸出選擇電路4根據(jù)信號REAL是高電平還是低電平，決定是選擇由偽數(shù)據(jù)發(fā)生電路2發(fā)生的偽數(shù)據(jù)從輸出選擇電路4輸出還是輸出從讀出放大器輸入的自己的單元數(shù)據(jù)。有效數(shù)據(jù)區(qū)域檢測電路3的輸出供給偽數(shù)據(jù)發(fā)生電路2，不使用時也可以使該發(fā)生電路2停止工作。
圖2是圖1所示的有效地址數(shù)據(jù)確定器1的1個例子的電路圖。該有效地址數(shù)據(jù)確定器1形成和有效地址數(shù)據(jù)的位數(shù)相同的數(shù)量，具有設(shè)定為具有與芯片固有的內(nèi)部地址對應(yīng)的非易失性的電路特性或配線的多個觸發(fā)電路和分別使各輸出反相后輸出有效地址數(shù)據(jù)EAi的反相器INVi。構(gòu)成該觸發(fā)電路的負載用PMOS晶體管P1、P2中的某一個根據(jù)需要進行溝道離子注入(ROM移植)，確定其閾值。對圖中的ROM區(qū)域進行ROM隱含處理。當(dāng)然，對于單元陣列的存儲單元也進行確定該數(shù)據(jù)的ROM移植處理。對該觸發(fā)電路的晶體管進行ROM移植處理時，在和存儲單元的ROM移植處理的同一工序中進行。這樣，便可使工序簡化。通過對該電路的晶體管進行ROM移植處理可以確定其閾值，有效地址數(shù)據(jù)確定器1根據(jù)向該晶體管P1、P2中的哪一個進行離子注入而在工作電源供給狀態(tài)下輸出數(shù)據(jù)“0”或“1”。也可以利用A1配線等將晶體管P1、P2中的某一個短路來代替ROM移植處理。
下面，參照圖3說明對存儲單元和圖2的觸發(fā)短路的晶體管進行的ROM移植處理。圖示是包括p型硅半導(dǎo)體基板的存儲單元區(qū)域和形成觸發(fā)電路的周邊電路區(qū)域的部分的剖面圖。在半導(dǎo)體基板的表面區(qū)域的存儲單元區(qū)域，形成n+源/漏極區(qū)域11。并且，在該表面區(qū)域的n阱區(qū)域12形成p+源/漏極區(qū)域13。在該半導(dǎo)體基板的表面形成柵極氧化膜(圖這未示出)后使用ROM數(shù)據(jù)掩蔽膜14對指定的晶體管和單元進行指定強度的離子注入(ROM移植)，形成溝道區(qū)域15。接著，在后續(xù)工序中形成多晶硅等柵極后就完成了單元和晶體管。
圖4是寫入了數(shù)據(jù)的芯片內(nèi)的地址圖，用斜線表示的部分是有效地址區(qū)域。該區(qū)域由圖5～圖7所示的有效數(shù)據(jù)檢測電路進行檢測。
在該有效數(shù)據(jù)區(qū)域檢測電路中，具有輸入內(nèi)部地址A0～A7和，有效地址數(shù)據(jù)確定器61的有效地址數(shù)據(jù)EAi的排他的邏輯和(EX—OR)電路R0～R7，同時還具有輸入該邏輯電路R0～R7的輸出并在第1輸出端(OUT1)發(fā)生脈沖“START”的NOR(或非)邏輯電路R8(圖6)。另外，該檢測電路具有將內(nèi)部地址A0～A7和有效地址數(shù)據(jù)確定器62的有效地址數(shù)據(jù)EAi作為輸入的排他的邏輯和電路R10～R17，同時還具有輸入該邏輯電路R10～R17的輸出并在第2輸出端(OUT2)發(fā)生脈沖“STOP”的或非邏輯電路R18(圖7)。另外，還具有輸入第1輸出OUT1和第2輸出OUT2的或非邏輯電路R9、R19(圖5)。并且，該邏輯電路R9、R19的輸出是決定是否向外部輸出自己的數(shù)據(jù)的信號REAL，在輸出OUT1和OUT2內(nèi)選擇內(nèi)部地址與根據(jù)ROM移植而由有效地址數(shù)據(jù)確定器確定的地址一致的輸入信號。即，該有效數(shù)據(jù)區(qū)域檢測電路利用在2個輸入相等時輸出0、在不相等時輸出1的排他的邏輯和電路檢測各位的一致或不一致，通過取這些輸出的或非(NOR)，當(dāng)一致時輸出脈沖START、STOP。
并且，利用由或非電路R9、R19構(gòu)成的觸發(fā)電路，由脈沖STARTI使信號REAL成為高電平，由脈沖STOP使信號REAL成為低電平。
圖8是本實施例使用的偽數(shù)據(jù)發(fā)生電路2的電路圖。該偽數(shù)據(jù)發(fā)生電路由以任意的2個地址信號作為輸入的邏輯電路(EX-NOR)R20～R27構(gòu)成，該邏輯電路形成與地址數(shù)據(jù)的位數(shù)相同的數(shù)量。地址信號A0～A7的任意信號供給該邏輯電路的2個輸入端，其輸出供給輸出選擇電路。該邏輯電路在2個輸入相等時輸出0、不相等時輸出1。
圖9是本實施例使用的輸出選擇電路4。該輸出選擇電路具有輸入偽數(shù)據(jù)發(fā)生電路的輸出ED的第1輸入端IN1和輸入讀出放大器讀出的內(nèi)部地址數(shù)據(jù)的第2輸入端IN2，由例如構(gòu)成2通道多路轉(zhuǎn)換器等的選擇元件S1、S2和使有效數(shù)據(jù)區(qū)域檢測電路的輸出信號REAL反相的反相器INV構(gòu)成。并且，輸出偽數(shù)據(jù)發(fā)生電路的偽數(shù)據(jù)或讀出放大器的真數(shù)據(jù)中的一個。
根據(jù)有效數(shù)據(jù)區(qū)域檢測電路3的輸出信號REAL是高電平或低電平而選擇從偽數(shù)據(jù)發(fā)生電路2輸出的偽數(shù)據(jù)或者選擇從讀出放大器20輸出的數(shù)據(jù)作為真數(shù)據(jù)。當(dāng)信號REAL為低電平時，就打開偽數(shù)據(jù)ED一側(cè)的輸入端IN1的開關(guān)，當(dāng)為高電平時就打開讀出放大器一側(cè)的輸入端IN2的開關(guān)，從緩沖器電路輸出真數(shù)據(jù)。
半導(dǎo)體存儲裝置的存儲系統(tǒng)根據(jù)系統(tǒng)時鐘即芯片選通信號/CE而動作。
下面，參照圖10說明存儲系統(tǒng)的動作。
如圖10所示的那樣，起動芯片選通信號/CE。當(dāng)芯片選通信號/CE開始起動時，從地址計數(shù)器50向地址譯碼器60供給地址信號，開始進行讀出動作。另一方面，地址信號(A0～A8)也供給有效數(shù)據(jù)區(qū)域檢測電路3(參見圖1)。
將電源(V)供給有效地址數(shù)據(jù)確定器1時，就從該確定器1輸出與根據(jù)其ROM移植決定的數(shù)據(jù)對應(yīng)的數(shù)據(jù)EAi。在/CE信號開始動作的圖4所示的地址圖的有效地址區(qū)域以外，由于作為有效數(shù)據(jù)區(qū)域檢測電路3的輸出的標(biāo)志符“REAL”為低電平，所以，由輸出選擇電路4根據(jù)標(biāo)志符“REAL”選擇從偽數(shù)據(jù)發(fā)生電路2輸出的數(shù)據(jù)。
因此，通過輸出緩沖電路30取出到輸出端OUT的數(shù)據(jù)是偽數(shù)據(jù)。當(dāng)使/CE信號進一步向前傳播進入地址圖的有效地址區(qū)域時，內(nèi)部地址便和由有效地址數(shù)據(jù)確定器61確定的地址(EAi)一致，從而由邏輯發(fā)生脈沖START。這樣，該脈沖START便輸入觸發(fā)電路，從而使其輸出REAL成為高電平。雖然輸出選擇電路4在此之前根據(jù)低電平的控制信號REAL選擇偽數(shù)據(jù)發(fā)生電路2的偽數(shù)據(jù)，但是，由于控制信號REAL變化為高電平，所以，輸出選擇電路4便選擇讀出放大器20的數(shù)據(jù)。因此，這時，便從輸出選擇電路4輸出真數(shù)據(jù)。
另外，當(dāng)使/CE信號動作時，在地址圖的有效地址區(qū)域的終端部，內(nèi)部地址與由有效地址數(shù)據(jù)確定器62確定的地址(EAi)一致，從邏輯電路發(fā)生脈沖STOP。這樣，該脈沖STOP輸入觸發(fā)電路后其輸出REAL便成為低電平。雖然輸出選擇電路4在此之前選擇真數(shù)據(jù)，但是，由于控制信號REAL變化為低電平，所以選擇從偽數(shù)據(jù)發(fā)生電路2輸出的偽數(shù)據(jù)。這樣，在該存儲系統(tǒng)中，便從圖4所示的地址圖的有效地址區(qū)域取出真數(shù)據(jù)，從其以外的區(qū)域取出偽數(shù)據(jù)。
這樣，由于從地址圖的有效地址區(qū)域讀出真數(shù)據(jù)，從有效數(shù)據(jù)區(qū)域以外讀出偽數(shù)據(jù)，所以，即使拷貝存儲芯片，也因偽數(shù)據(jù)混在真數(shù)據(jù)中而不能有效地利用該數(shù)據(jù)。
另外，通過在和形成單元數(shù)據(jù)的溝道離子注入的同一工序進行對MOS晶體管的溝道離子注入，可以使工序簡化。
下面，參照圖11～圖14說明第2實施例。
圖11是寫入了數(shù)據(jù)的芯片內(nèi)的地址圖，用斜線表示的部分是有效地址區(qū)域。該區(qū)域在圖1所示的有效數(shù)據(jù)區(qū)域檢測電路3中利用輸出REAL進行檢測。該芯片的地址圖的特征是有效地址區(qū)域不固定為1個，而是在地址圖的多個區(qū)域形成。對于這樣的芯片，可以用簡單結(jié)構(gòu)的邏輯電路構(gòu)成有效數(shù)據(jù)區(qū)域檢測電路，當(dāng)對其進行譯碼時，可以構(gòu)成不連續(xù)的有效地址區(qū)域。
如圖12所示的那樣，起動芯片選通信號/CE。當(dāng)/CE信號開始起動時，便從地址計數(shù)器50向地址譯碼器60供給地址信號，開始進行讀出動作。另一方面，地址信號(A0～A8)也供給有效數(shù)據(jù)區(qū)域檢測電路3。
圖14是本實施例使用的有效數(shù)據(jù)區(qū)域檢測電路。該檢測電路由例如2個NAND(與非)電路R28、R29和1個EX-NOR(異-或非)電路R40構(gòu)成。地址數(shù)據(jù)的指定的信號輸入到2個與非電路的第1輸入端，上述地址數(shù)據(jù)相互不同的其他信號輸入到第2輸入電腦。并且，這2個與非電路的輸出輸給到異—或非電路，由輸出選擇電路生成決定是否向外部輸出自己的單元數(shù)據(jù)的信號REAL。在/CE信號開始動作的圖示的地址圖的有效地址區(qū)域以外，由于作為有效數(shù)據(jù)區(qū)域檢測電路3的輸出即標(biāo)志符“REAL”為低電平，所以，由輸出選擇電路4根據(jù)標(biāo)志符“REAL”選擇偽數(shù)據(jù)發(fā)生電路2的數(shù)據(jù)。因此，通過輸出緩沖電路30取出到輸出端I/O的數(shù)據(jù)是偽數(shù)據(jù)(參見圖1)。
當(dāng)使/CE信號進一步向前傳播進入地址圖的有效地址區(qū)域時，有效數(shù)據(jù)區(qū)域檢測電路的輸出REAL便成為高電平。雖然輸出選擇電路4在此之前根據(jù)低電平的控制信號REAL選擇偽數(shù)據(jù)發(fā)生電路2的偽數(shù)據(jù)，但是，由于控制信號REAL變化為高電平，所以，輸出選擇電路4便選擇讀出放大器20的數(shù)據(jù)。因此，這時，便從輸出選擇電路4輸出真數(shù)據(jù)。
當(dāng)其輸出REAL包圍低電平時，雖然輸出選擇電路4在此之前選擇真數(shù)據(jù)，但是，由于控制信號REAL變化為低電平，所以，現(xiàn)在便選擇偽數(shù)據(jù)發(fā)生電路2的偽數(shù)據(jù)。在該存儲系統(tǒng)中，從圖11所示的地址圖的有效地址區(qū)域取出真數(shù)據(jù)，從其以外的區(qū)域取出偽數(shù)據(jù)。這樣，由于從地址圖的有效地址區(qū)域讀出真數(shù)據(jù)，從有效數(shù)據(jù)區(qū)域以外讀出偽數(shù)據(jù)，所以，即使拷貝存儲單元，也因偽數(shù)據(jù)混在真數(shù)據(jù)中而不能有效地利用該數(shù)據(jù)。
在本實施例中，利用地址信號的高位3位(A5、A6、A7)可以指定圖11所示的地址圖的有效數(shù)據(jù)區(qū)域(圖13)。因此，在本存儲系統(tǒng)中，由于不需要有效地址數(shù)據(jù)確定器，所以，系統(tǒng)結(jié)構(gòu)簡單。
下面，參照圖15說明第3實施例。
本實施例的特征在于偽數(shù)據(jù)發(fā)生電路。該偽數(shù)據(jù)發(fā)生電路2由振蕩電路和將該振蕩電路的輸出鎖存的鎖存電路L1構(gòu)成，振蕩電路由1個與非電路R41和與該電路連接的多個串聯(lián)連接的4個非電路INV1～INV4構(gòu)成。該偽數(shù)據(jù)發(fā)生電路2的偽數(shù)據(jù)輸出利用振蕩電路使任意的節(jié)點振蕩，并利用數(shù)據(jù)輸出時鐘將其鎖存，作為該偽數(shù)據(jù)輸出。偽數(shù)據(jù)輸出通過輸出緩沖電路4而輸出(I/O)。
下面，參照圖16說明第4實施例。
本實施例的特征在于偽數(shù)據(jù)發(fā)生電路。該偽數(shù)據(jù)發(fā)生電路2和圖8一樣，使用排他的邏輯和電路(EX-OR)。內(nèi)部地址的地址信號輸入到該邏輯和電路R30～R37的第1輸入端，從外部供給的隨機ROM數(shù)據(jù)輸入到第2輸入端。該邏輯電路形成與地址數(shù)據(jù)的位數(shù)相同的數(shù)量。該偽數(shù)據(jù)的特征是通過邏輯電路輸出現(xiàn)在的內(nèi)部地址和ROM數(shù)據(jù)。偽數(shù)據(jù)輸出通過輸出緩沖電路4而輸出(I/O)。利用圖8的偽數(shù)據(jù)發(fā)生電路增加隨機性。
下面，參照圖17說明第5實施例。
圖17是半導(dǎo)體存儲裝置使用的半導(dǎo)體基板的平面圖。在本實施例中，在半導(dǎo)體基板(芯片)上形成隨機數(shù)據(jù)區(qū)域。并且，讀出在該區(qū)域形成的數(shù)據(jù)，將該數(shù)據(jù)作為偽數(shù)據(jù)輸入存儲系統(tǒng)的輸出選擇電路。多少增大一點芯片的面積，可以進一步提高隨機性。
下面，參照圖18說明第6實施例。
本實施例的特征在于偽數(shù)據(jù)發(fā)生電路。在偽數(shù)據(jù)發(fā)生電路中使用濡18所示的隨機數(shù)據(jù)發(fā)生電路。該電路由8個晶體管SR1～SR8和排他的邏輯和電路(EX-OR)R42～R44構(gòu)成，利用EX-OR進行反饋。使由/CE信號形成的時鐘信號CLK動作時，該電路便輸出隨機的數(shù)據(jù)。該輸出Q1～Q28作為偽數(shù)據(jù)輸給輸出選擇電路，并提供輸出緩沖電路而輸出。
下面，參照圖19和圖20進一步說明有效數(shù)據(jù)區(qū)域檢測電路。利用圖19所示的有效數(shù)據(jù)區(qū)域檢測電路檢測圖4所示的芯片內(nèi)的地址圖中用斜線表示的部分的有效地址區(qū)域。在圖19的檢測電路中，對有效地址數(shù)據(jù)確定器的指定的晶體管進行ROM移植。在該存儲系統(tǒng)中起動/CE信號時，進入有效數(shù)據(jù)區(qū)域檢測電路的內(nèi)部地址數(shù)據(jù)(A0～A7)與進行了ROM移植的晶體管一致時(這時，{A0、A1、…A7}＝{10110100})，節(jié)點“A”的電位不降低為低電平，保持高電平，這是由于所有的晶體管處于截止?fàn)顟B(tài)的緣故。通常，由于某個晶體管是導(dǎo)通的，所以，節(jié)點“A”成為低電平。因此，出現(xiàn)OUT1脈沖，信號REAL成為高電平。另外，當(dāng)?shù)刂废蚯巴七M，再次與進行了ROM移植的晶體管一致時(這時，{A0、A1、…A7})，節(jié)點“A”的電位不降低為低電平，保持高電平。因此，出現(xiàn)OUT2脈沖，信號REAL成為低電平。
另外，對本申請權(quán)利要求的各結(jié)構(gòu)部件標(biāo)記的圖上的參考符號是為了容易理解本發(fā)明而標(biāo)記的，本發(fā)明的技術(shù)范圍并不限于附圖所示的實施例。
在本發(fā)明的半導(dǎo)體存儲裝置中，由于在芯片內(nèi)存儲著偽數(shù)據(jù)和真數(shù)據(jù)，所以，即使能夠拷貝數(shù)據(jù)，也不能有效地利用該數(shù)據(jù)。另外，由于在和形成單元數(shù)據(jù)的溝道離子注入的同一工序進行對MOS晶體管的溝道離子注入，所以，工序可以簡化。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其特征在于具有配置成矩陣狀的多個存儲單元、上述存儲單元的柵極連接的多條字線、上述存儲單元的陣列連接的多條位線、向上述字線供給電壓的裝置、具有在進行讀出動作時將從上述多個存儲單元中讀出的指定的存儲單元在內(nèi)部讀出的結(jié)構(gòu)的位線選擇裝置、檢測由上述位線選擇裝置選擇的指定的位線的電位并讀出通過從上述多個存儲單元中讀出的存儲單元的電流的讀出放大器、輸入上述讀出放大器的輸出的輸出電路、具有與芯片固有的內(nèi)部地址對應(yīng)的非易失性電路特性或配線并在工作電源供給狀態(tài)下輸出有效地址數(shù)據(jù)的有效地址數(shù)據(jù)確定部、將該有效地址數(shù)據(jù)與上述內(nèi)部地址進行比較并當(dāng)是有效地址區(qū)域時生成決定是否向外部輸出自己的單元數(shù)據(jù)的信號的有效數(shù)據(jù)區(qū)域檢測電路、當(dāng)上述內(nèi)部地址是偽數(shù)據(jù)區(qū)域時發(fā)生偽數(shù)據(jù)的偽數(shù)據(jù)發(fā)生電路和切換上述偽數(shù)據(jù)及上述單元數(shù)據(jù)的輸出選擇電路。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于上述有效數(shù)據(jù)檢測電路利用電路的配線構(gòu)成。
3.如權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于上述偽數(shù)據(jù)是輸入上述內(nèi)部地址的邏輯電路的輸出。
4.如權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于上述偽數(shù)據(jù)輸出利用振蕩器使任意的節(jié)點發(fā)生振蕩，利用數(shù)據(jù)輸出時鐘將該輸出鎖存。
5.如權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于上述偽數(shù)據(jù)輸出是輸入上述內(nèi)部地址和隨機ROM數(shù)據(jù)的邏輯電路的輸出。
6.如權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于在形成上述存儲單元的半導(dǎo)體基板上形成隨機ROM數(shù)據(jù)區(qū)域，上述偽數(shù)據(jù)輸出提供讀出該隨機ROM數(shù)據(jù)而形成。
7.如權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于上述偽數(shù)據(jù)使用隨機數(shù)據(jù)發(fā)生電路的輸出。
8.半導(dǎo)體存儲裝置的制造方法，其特征在于在權(quán)利要求1～7中任一權(quán)利要求中所述的半導(dǎo)體存儲裝置中，在形成上述存儲單元的半導(dǎo)體基板的MOS晶體管內(nèi)形成上述有效地址數(shù)據(jù)，在和形成上述單元數(shù)據(jù)的溝道離子注入的同一工序中進行對該MOS晶體管的溝道離子注入。
全文摘要
本發(fā)明旨在提供一種半導(dǎo)體存儲裝置及其制造方法。本發(fā)明的有效地址數(shù)據(jù)確定器1具有與芯片固有的內(nèi)部地址對應(yīng)的非易失性電路特性或配線，輸出有效地址數(shù)據(jù)。偽數(shù)據(jù)發(fā)生電路2產(chǎn)生偽數(shù)據(jù)。有效數(shù)據(jù)區(qū)域檢測電路3將有效地址數(shù)據(jù)與內(nèi)部地址進行比較，如果是有效地址區(qū)域，就生成信號REAL。輸出選擇電路4根據(jù)信號REAL決定把偽數(shù)據(jù)從輸出選擇電路4輸出，還是將從讀出放大器輸入的自己的單元數(shù)據(jù)進行輸出。
文檔編號G06F21/24GK1131324SQ9511849
公開日1996年9月18日 申請日期1995年10月13日 優(yōu)先權(quán)日1994年10月15日
發(fā)明者望月義夫, 加藤秀夫, 杉浦伸竹 申請人:株式會社東芝