專利名稱：對pci地址奇偶錯誤做出響應的pci/isa橋接器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字計算機系統(tǒng)的領(lǐng)域，更具體地說涉及在PCI總線上的主—從事務處理。
在計算機系統(tǒng)中，電子芯片和其它部件是通過總線相互連接的。各種部件可以與總線相連，該總線使得與總線相連的所有設(shè)備之間實現(xiàn)相互通信。已經(jīng)得到工業(yè)上廣泛認可的一種總線是工業(yè)標準結(jié)構(gòu)(ISA)總線。ISA總線具有24根存儲器地址線，因此可以支持高達16兆字節(jié)的存儲器。對ISA總線的廣泛認可已經(jīng)導致正在設(shè)計用在ISA總線上的占很大百分比的設(shè)備。然而，一般用于計算機系統(tǒng)的更高速的輸入/輸出設(shè)備要求總線的速度更快。
解決從處理器到任何高速輸入設(shè)備發(fā)送和接收數(shù)據(jù)所產(chǎn)生的一般問題的辦法是采用局部總線。ISA總線是以有限的帶寬比較慢地進行操作，與ISA總線不同，局部總線以系統(tǒng)速度通信，并攜帶32位數(shù)據(jù)塊的數(shù)據(jù)。局部總線機遠離需要快速響應的主系統(tǒng)總線接口，例如存儲器、顯示器和盤驅(qū)動器。工業(yè)上得到認可的一種這樣的局部總線是外圍部件互連(PCI)總線。為了進行高速數(shù)據(jù)傳輸，PCI總線可以是32或64位通路。除了ISA總線，基本上PCI總線是并行數(shù)據(jù)通路。例如系統(tǒng)處理器和存儲器可以直接與PCI總線相連。其它設(shè)備如圖形顯示適配器、盤控制器等也可以直接或間接地(例如通過主橋接器)與PCI總線相連。
為了實現(xiàn)PCI總線和ISA總線上設(shè)備之間的通信，這兩種總線之間提供了一個橋接器芯片。橋接器芯片基本上將ISA總線周期變成PCI總線周期，反之亦然。
與PCI總線和ISA總線相連的許多設(shè)備是主設(shè)備，它們可以獨立于總線或其它設(shè)備進行處理。與這些總線相連的某些設(shè)備被認為是從設(shè)備或目標設(shè)備，它們接收命令和對主設(shè)備的請求做出響應。根據(jù)PCI協(xié)議，在PCI說明書(此處作為參考)中提出，PCI從設(shè)備需要在一段預定的時間段內(nèi)，例如PCI主設(shè)備已經(jīng)要求一個幀信號之后的五個時鐘內(nèi)，對請求該從設(shè)備進行事務處理的主設(shè)備做出響應。
在正常的PCI事務處理中，PCI主設(shè)備將要求一個幀信號(FRAME#)以及地址信號和地址奇偶信息。與PCI總線相連的PCI從設(shè)備將在檢測到PCI總線上的幀信號之后對該地址解碼，確定從設(shè)備是否被PCI主設(shè)備尋址。如果PCI從設(shè)備確定它被主設(shè)備尋址，那么它將要求一個設(shè)備選擇信號(DEVSEL#)索取周期。然而同時，從設(shè)備將奇偶地址信息與PCI主設(shè)備要求的地址進行比較。如果由這一PCI從設(shè)備檢測到地址奇偶錯誤，那么通過不要求設(shè)備選擇信號(DEVSEL#)和要求停止信號(STOP#)，可以實現(xiàn)主設(shè)備異常結(jié)束，實現(xiàn)目標異常結(jié)束，或忽略該奇偶錯誤。即使主設(shè)備試圖用不同的從設(shè)備進行該事務處理或不同的從設(shè)備能夠?qū)υ撌聞仗幚碜龀鲰憫?，目標異常結(jié)束也將終止主—從事務處理周期。
PCI主設(shè)備也可以實現(xiàn)主設(shè)備異常結(jié)束，并且當PCI主設(shè)備要求FRAME#之后的一段時間內(nèi)主設(shè)備未能從PCI從設(shè)備接收到設(shè)備選擇信號DEVSEL#時也能這樣做。預定的時間段可以是例如要求FRAME#之后的五個時鐘周期。未能接收到設(shè)備選擇信號DEVSEL#表示沒有PCI從設(shè)備索取周期，因此PCI主設(shè)備將有效地終止主—從事務處理周期。
連接在PCI總線和ISA總線之間的橋接器芯片可以包含作為PCI從設(shè)備運行的部件。然而，與這種結(jié)構(gòu)相關(guān)的一個問題是橋接器芯片上的PCI從設(shè)備必須在由PCI總線協(xié)議確定的時間限度內(nèi)對PCI總線上的FRAME#做出響應。當橋接器芯片是一種相對低速的芯片時，上述問題特別麻煩。為了在特定的時間段內(nèi)對PCI主設(shè)備做出響應，橋接器芯片中的PCI從設(shè)備必須通過在接收FRAME#之后的時鐘周期內(nèi)要求設(shè)備選擇信號，來作為快速PCI設(shè)備做出響應。然后橋接器芯片將在隨后的周期中向PCI總線和PCI主設(shè)備要求設(shè)備選擇信號DEVSEL#。一旦PCI從設(shè)備要求設(shè)備選擇信號DEVSEL#，主設(shè)備異常結(jié)束便不可能，而只有目標異常結(jié)束。
然而由于奇偶錯誤，可能在橋接器芯片中的PCI從設(shè)備不是PCI主設(shè)備為進行主—從事務處理所要的目標。在這種情況下，由于主—從事務處理是對可能仍索取該地址的另一個從設(shè)備來說的，所以目標異常結(jié)束是不合適的。因此，橋接器利用PCI主設(shè)備提供的地址和地址奇偶信息進行地址奇偶錯誤校驗。如果橋接器確定有地址奇偶錯誤，那么它將向橋接器中的PCI從設(shè)備提供一個地址奇偶錯誤信號。然而由于PCI協(xié)議要求的快速響應，所以PCI從設(shè)備必須在橋接器可以檢驗地址奇偶錯誤并且向橋接器上的PCI從設(shè)備產(chǎn)生地址奇偶錯誤信號之前的一段時間內(nèi)要求設(shè)備選擇信號DEVSEL#。因此由PCI從設(shè)備的內(nèi)部要求設(shè)備選擇信號DEVSEL#的需要產(chǎn)生了一個難題，使得在PCI事務處理的預定時間段可以對主設(shè)備做出響應，并且由于另一個從設(shè)備可能成為指定的目標而避免了橋接器中的PCI從設(shè)備產(chǎn)生PCI總線上的目標異常結(jié)束。
需要采用具有PCI從設(shè)備的PCI橋接器的方法和系統(tǒng)，該從設(shè)備在預定的時間段對由PCI主設(shè)備要求的幀信號做出響應，而不需要根據(jù)地址奇偶錯誤在PCI總線上產(chǎn)生目標異常結(jié)束。
本發(fā)明滿足了這些和其它需要，本發(fā)明提供了一種用于連接在具有第一和第二總線的計算機系統(tǒng)的總線和與第一總線相連的主設(shè)備之間的橋接器，主設(shè)備要求總線上的地址和地址奇偶信息，以便在第一總線上開始主—從事務處理。該橋接器包括邏輯電路，用于比較地址和地址奇偶信息，并且當存在一個奇偶地址錯誤時產(chǎn)生地址奇偶錯誤信號。橋接器中的一個從設(shè)備接收奇偶地址錯誤信號并作為響應產(chǎn)生一個目標異常結(jié)束信號。該橋接器還具有邏輯電路，用于阻止目標異常結(jié)束信號傳輸?shù)降谝豢偩€。
本發(fā)明的另一實施例也滿足了上述需要，它提供了一種計算機系統(tǒng)，該系統(tǒng)包括第一和第二總線，與第一總線相連并要求總線上的地址和奇偶信息以便在第一總線上開始主—從事務處理的一個主設(shè)備。橋接器連接在第一和第二總線之間。該橋接器包括邏輯電路，用于比較地址和奇偶信息，并且當存在一個地址奇偶錯誤時產(chǎn)生地址奇偶錯誤信號。橋接器還包括一個從設(shè)備，它接收地址奇偶錯誤信號并作為響應產(chǎn)生一個目標異常結(jié)束信號。該橋接器還具有邏輯電路，用于阻止目標異常結(jié)束信號傳輸?shù)降谝豢偩€。
在最佳實施例中，第一總線是PCI總線，主設(shè)備是PCI主設(shè)備，從設(shè)備是PCI從設(shè)備。
由于橋接器同時確定是否存在地址奇偶錯誤和在存在地址奇偶錯誤的情況下阻止目標異常結(jié)束信號(設(shè)備選擇信號和停止信號)從橋接器芯片中傳出，所以本發(fā)明的優(yōu)點是允許橋接器中的PCI從設(shè)備在由PCI總線協(xié)議指定的時間段內(nèi)做出響應。
從以下結(jié)合附圖對本發(fā)明所作的詳細描述中，本發(fā)明的上述和其它目的、特征、方面和優(yōu)點將變得更清楚。


圖1是本發(fā)明的計算機系統(tǒng)的透視圖。
圖2是根據(jù)本發(fā)明的一個實施例構(gòu)成的圖1的計算機系統(tǒng)的框圖。
圖3是根據(jù)本發(fā)明的一個實施例構(gòu)成的橋接器的地址奇偶錯誤和PCI信號產(chǎn)生部件的框圖。
圖4根據(jù)本發(fā)明的一種方法的地址奇偶錯誤響應的時序圖，其中從內(nèi)部PCI目標異常結(jié)束形成外部PCI主設(shè)備異常結(jié)束。
現(xiàn)在參照附圖特別是參照圖1，用標號10表示的常規(guī)的計算機或PC是具體應用本發(fā)明的環(huán)境。計算機10最好(但不是必須)是IBM個人計算機或類似系統(tǒng)，包括臺式外殼12，其中裝有包含必要電路的電路板，如微處理器和BIOS芯片、控制器、隨機存取存儲器和其它硬件。該計算機還將包括視頻顯示器14和通過電纜18與外殼12相連的鍵盤16。大容量存儲媒體包括外殼中的用戶不能訪問的硬盤驅(qū)動器，和用戶可訪問的軟盤以及可選擇的CD-ROM驅(qū)動器20和22。
圖2是根據(jù)本發(fā)明的實施例構(gòu)成的計算機系統(tǒng)的框圖。該系統(tǒng)包括PCI總線30，帶有多個ISA主設(shè)備36和ISA從設(shè)備38的ISA總線32。多個PCI存儲器從設(shè)備40與PCI總線30相連。
橋接器芯片34包含連接在ISA總線32和系統(tǒng)總線44之間的ISA接口42。PCI接口46連接在PCI總線30和系統(tǒng)總線44之間。橋接器芯片34還具有DMA控制器50、可編程I/O(PIO)寄存器52和地址奇偶錯誤和PCI信號產(chǎn)生邏輯電路60，這將在以后說明。DMA控制器50與ISA總線32相連。橋接器芯片34提供PCI總線30和ISA總線32之間的一個接口。
為了被橋接器芯片34使用，橋接器芯片34中的ISA總線接口42將ISA總線周期變成系統(tǒng)總線周期。為了橋接器芯片34，PCI總線接口46將來自PCI總線30的PCI總線周期變成系統(tǒng)總線周期。DMA控制器50控制系統(tǒng)中的存儲器存取的DMA控制。DMA控制器50提供多條獨立的DMA信道，包含各個ISA主設(shè)備36的存儲器存取分別在這些信道上進行通信。
由于DMA控制器50作為ISA總線32上的總線主設(shè)備起作用，所以或者DMA控制器50，或者ISA總線主設(shè)備36都可以產(chǎn)生傳輸周期。ISA主設(shè)備36和DMA控制器50二者都可以訪問或處于ISA總線32上或處于PCI總線30上的存儲器。然而為了便于下面的描述，所給出的例子是ISA總線主設(shè)備36產(chǎn)生傳輸周期。當這種情況出現(xiàn)時，DMA控制器50作為任選設(shè)備。
圖3是圖2系統(tǒng)中橋接器芯片34內(nèi)地址奇偶錯誤和PCI信號產(chǎn)生邏輯電路60的框圖。在本例中邏輯電路60包括多個PCI從設(shè)備62，它們與與內(nèi)鎖存PCI總線63相連。內(nèi)部PCI輸入和輸出鎖存器以及PCI接口邏輯電路64(以下稱為“PCI鎖存器和接口邏輯電路64”)連接在PCI總線30和內(nèi)鎖存PCI總線63之間。PCI鎖存器和接口邏輯電路64接收來自PCI總線30和內(nèi)鎖存PCI總線63的信號，并將這些信號鎖存，以便橋接器34和邏輯電路60使用。由于PCI總線30以高速運行，而以低速技術(shù)實現(xiàn)的PCI從設(shè)備62不能可靠地對未鎖存的信號進行操作，所以需要用鎖存器。
PCI鎖存器和接口邏輯電路64從PCI總線30接收地址信號、幀信號(FRAME#)、IRDY#(啟動器準備)信號。邏輯電路64發(fā)送設(shè)備選擇信號(DEVSEL#)、停止信號(STOP#)和目標準備信號(TRDY#)。這些信號中的每個信號的鎖存部分出現(xiàn)在內(nèi)鎖存PCI總線63上。
來自PCI總線30的地址也被地址奇偶發(fā)生器和校驗邏輯電路66接收。除了未鎖存的地址，地址奇偶發(fā)生器和校驗邏輯電路66(以下稱為“校驗邏輯電路66”)還接收來自PCI總線30的未鎖存的奇偶信息。對未鎖存的奇偶地址信號和地址進行比較，如果存在錯誤，則校驗邏輯電路66改變內(nèi)部橋接器地址錯誤信號(PIB_ADD_ERR)的電平。該信號被鎖存在單獨的鎖存器68中，PCI從設(shè)備62可在那里得到該信號。
下面對地址奇偶錯誤和PCI信號產(chǎn)生邏輯電路60的操作作一基本說明，這一基本說明之后是對地址奇偶錯誤響應包括時序圖的更詳細的說明。
當主設(shè)備42需要對一個PCI從設(shè)備62進行主—從事務處理時，主設(shè)備42要求PCI總線30上的FRAME#、一個地址和地址奇偶信息。橋接器34上的地址奇偶錯誤和PCI信號產(chǎn)生邏輯電路60接收鎖存在內(nèi)部PCI鎖存器和接口邏輯電路64中以便橋接器芯片34使用的FRAME#和地址信息。被鎖存的FRAME#和地址信號放在內(nèi)鎖存PCI總線63上，PCI從設(shè)備62可在那里得到它們。PCI從設(shè)備62對被鎖存的地址解碼，并確定特定的PCI從設(shè)備62是否將對主設(shè)備42做出響應。假定該解碼指出這一特定的PCI從設(shè)備62將做出響應，那么PCI從設(shè)備62中的一個要求在內(nèi)鎖存PCI總線63上的設(shè)備選擇信號DEVSEL#。內(nèi)部PCI鎖存器和接口邏輯電路64要求PCI總線30上的設(shè)備選擇信號DEVSEL#，設(shè)備選擇信號DEVSEL#是在PCI總線30上由主設(shè)備42接收的。當IRDY#和TRDY#都被要求時，則進行特定的事務處理。
以上對操作的全部描述都假定地址和地址奇偶信息校驗都沒有引起產(chǎn)生地址奇偶錯誤信號。當?shù)刂繁挥蒔CI從設(shè)備62解碼的同時，進行這一校驗。
然而，現(xiàn)在假定由校驗邏輯電路66進行的地址奇偶信息校驗指出存在地址奇偶錯誤。還假定PCI從設(shè)備62中的一個通過要求DEVSEL#已經(jīng)索取該地址。校驗邏輯電路66要求被鎖存器68鎖存的內(nèi)部橋接器地址奇偶錯誤信號(PIB_ADD_ERR)。鎖存的地址奇偶錯誤信號被送至PCI從設(shè)備62。PCI從設(shè)備62索取該地址，然后進行主—從事務處理的目標異常結(jié)束。這是通過PCI從設(shè)備62不要求設(shè)備選擇信號DEVSEL#而要求停止信號STOP#實現(xiàn)的。向也已經(jīng)接收了設(shè)備選擇信號的內(nèi)部PCI鎖存器和接口邏輯電路64提供鎖存的內(nèi)部橋接器地址奇偶錯誤信號。當內(nèi)部PCI鎖存器和接口邏輯電路64已經(jīng)接收了鎖存的地址奇偶錯誤信號和設(shè)備選擇信號DEVSEL#時，邏輯電路64阻止設(shè)備選擇信號DEVSEL#和從設(shè)備停止信號STOP#傳輸(被鎖存)到PCI總線30。因此主設(shè)備42在PCI總線30上看不到目標異常結(jié)束。如果主設(shè)備42要求FRAME#之后的預定時間段內(nèi)PCI總線30上沒有其它的從設(shè)備通過要求設(shè)備選擇信號DEVSEL#索取該地址，那么主設(shè)備42將實現(xiàn)主設(shè)備異常結(jié)束。
應認識到，直到未鎖存的內(nèi)部橋接器地址奇偶錯誤信息被解碼之前，對設(shè)備選擇信號DEVSEL#的要求不能被PCI從設(shè)備62延遲，因為PCI總線協(xié)議需要PCI從設(shè)備62在內(nèi)部做出快速響應(要求FRAME#之后的第一時鐘)，于是在PCI總線協(xié)議的時間限制內(nèi)可能做出外部響應，該外部響應是慢速響應(要求FRAME#之后的第三時鐘)。
現(xiàn)在將參照圖4的時序圖更詳細地描述本發(fā)明的結(jié)構(gòu)的地址奇偶錯誤響應。
主設(shè)備42在時鐘1中要求幀信號FRAME#和地址信息。這一信息在時鐘2中被鎖存在PCI鎖存器和接口邏輯電路64中。在時鐘2期間，從主設(shè)備42接收地址奇偶信息。在時鐘2期間，由校驗邏輯電路66將這一信息與該地址進行比較。同時校驗邏輯電路66校驗奇偶信息，PCI從設(shè)備62查看所要求的被鎖存的FRAME#，并對該被鎖存的地址進行解碼。
在本例中，由校驗邏輯電路66對地址奇偶信息與地址所作的比較表示地址奇偶錯誤。因此在時鐘2的末尾校驗邏輯電路66產(chǎn)生內(nèi)部橋接器地址奇偶錯誤信號(PIB_ADD_ERR)。在時鐘3鎖存這一信號(“TCHED PIB_ADD_IERR)。然而，已經(jīng)對地址解碼的PCI從設(shè)備62在時鐘3中對鎖存的FRAME#做出響應，以便通過要求設(shè)備選擇信號DEVSEL#滿足PCI總線30的時序需要。由于PCI從設(shè)備62在接收鎖存的FRAME#之后一個周期內(nèi)做出響應，所以PCI從設(shè)備62在內(nèi)部作為“快速”PCI從設(shè)備運行。PCI主設(shè)備42在要求幀信號FRAME#之后三個周期接收來自從設(shè)備62的設(shè)備選擇信號DEVSEL#(當沒有地址奇偶錯誤時)，然而對PCI主設(shè)備42而言，PCI從設(shè)備62是一種“慢速”從設(shè)備。
在時鐘周期4，PCI從設(shè)備62識別鎖存的地址奇偶錯誤信號(PIB_ADD_ERR信號)，并通過不要求設(shè)備選擇信號DEVSEL#而要求停止信號STOP#實現(xiàn)內(nèi)部目標異常結(jié)束。這樣便有效地停止了PCI從設(shè)備62進行主—從事務處理。作為本來會被主設(shè)備42看到的目標異常結(jié)束，現(xiàn)在PCI鎖存器和接口邏輯電路64已經(jīng)阻止設(shè)備選擇信號DEVSEL#和停止信號STOP#傳輸?shù)絇CI總線30上。PCI鎖存器和接口邏輯電路64對接收的來自鎖存器68的鎖存的PIB_ADD_ARR(鎖存的地址奇偶錯誤信號)和由PCI從設(shè)備62要求的設(shè)備選擇信號DEVSEL#做出響應，阻止DEVSEL#和STOP#。如從圖4的屏蔽信號中所看到的，在外部PCI設(shè)備選擇信號DEVSEL#保持不被要求(在高電位)，PCI停止信號STOP#也保持不被要求。PCI總線30上的另一從設(shè)備能夠索取該地址，或者如果外部PCI主設(shè)備42不接收來自PCI總線30上的另一PCI從設(shè)備的設(shè)備選擇信號DEVSEL#，那么外部PCI主設(shè)備42將實現(xiàn)主設(shè)備異常結(jié)束。
如果沒有本發(fā)明，那么如圖4底部的未屏蔽的信號所示，將在PCI總線30上要求PCI設(shè)備選擇信號DEVSEL#，后面在時鐘5中跟著PCI停止信號STOP#。這將在PCI總線30上引起不希望的目標異常結(jié)束。
利用本發(fā)明的結(jié)構(gòu)和方法，即使采用目標異常結(jié)束機制來滿足內(nèi)部技術(shù)/時序需要，所需的地址奇偶錯誤的主設(shè)備異常結(jié)束終止也是由橋接器芯片34完成的。這使得能夠以比其它結(jié)構(gòu)更低速和便宜的技術(shù)實現(xiàn)橋接器芯片。
從鎖存的奇偶內(nèi)部橋接器地址奇偶錯誤信息信號內(nèi)部產(chǎn)生的目標異常結(jié)束確保在最差的邊界條件下，內(nèi)部PCI從設(shè)備62將保證適當?shù)臓顟B(tài)機器控制。如果用未鎖存的地址奇偶錯誤信號進行內(nèi)部主設(shè)備異常結(jié)束，那么在最差的條件下，將導致不可預見的行為。
雖然已經(jīng)詳細描述了本發(fā)明，但是應清楚地懂得所舉實例不是對本發(fā)明的限制，本發(fā)明的精神和范圍僅受所附權(quán)利要求書的限制。
權(quán)利要求
1.一種用于連接在具有第一和第二總線的計算機系統(tǒng)的總線和與第一總線相連的主設(shè)備之間的橋接器，主設(shè)備要求總線上的地址和地址奇偶信息，以便在第一總線上開始主—從事務處理，該橋接器包括邏輯電路，用于比較地址和地址奇偶信息，并且當存在一個奇偶地址錯誤時產(chǎn)生地址奇偶錯誤信號；一個從設(shè)備，它接收奇偶地址錯誤信號并作為響應產(chǎn)生一個目標異常結(jié)束信號；以及邏輯電路，用于阻止目標異常結(jié)束信號傳輸?shù)降谝豢偩€。
2.權(quán)利要求1的橋接器，其特征在于第一總線是外圍控制器互連(PCI)總線。
3.權(quán)利要求2的橋接器，其特征在于從設(shè)備包括邏輯電路，用于對地址解碼，向主設(shè)備要求設(shè)備選擇信號，和當被解碼的地址表示從設(shè)備被第一總線上的主設(shè)備尋址時同主設(shè)備進行主—從事務處理。
4.權(quán)利要求3的橋接器，其特征在于第二總線是工業(yè)標準結(jié)構(gòu)(ISA)總線。
5.權(quán)利要求4的橋接器，其特征在于進一步包括鎖存器，用于鎖存地址和地址奇偶錯誤信號，從設(shè)備對鎖存的地址進行解碼，并對鎖存的地址奇偶錯誤信號做出響應。
6.權(quán)利要求5的橋接器，其特征在于目標異常結(jié)束信號包括不要求的設(shè)備選擇信號和要求的停止信號。
7.一種計算機系統(tǒng)包括第一和第二總線；一個主設(shè)備，與第一總線相連并要求總線上的地址和地址奇偶信息，以便在第一總線上開始主—從事務處理；連接在第一和第二總線之間的橋接器，該橋接器包括邏輯電路，用于比較地址和地址奇偶信息，并且當存在一個奇偶地址錯誤時產(chǎn)生地址奇偶錯誤信號；一個從設(shè)備，它接收奇偶地址錯誤信號并作為響應產(chǎn)生一個目標異常結(jié)束信號；以及邏輯電路，用于阻止目標異常結(jié)束信號傳輸?shù)降谝豢偩€。
8.權(quán)利要求7的計算機系統(tǒng)，其特征在于第一總線是外圍控制器互連(PCI)總線。
9.權(quán)利要求8的計算機系統(tǒng)，其特征在于從設(shè)備包括邏輯電路，用于對地址解碼，向主設(shè)備要求設(shè)備選擇信號，和當被解碼的地址表示從設(shè)備被第一總線上的主設(shè)備尋址時同主設(shè)備進行主—從事務處理。
10.權(quán)利要求9的計算機系統(tǒng)，其特征在于主設(shè)備包括邏輯電路，用于當主設(shè)備在預定時間段內(nèi)未能接收到設(shè)備選擇信號時實現(xiàn)主設(shè)備異常結(jié)束。
11.權(quán)利要求10的計算機系統(tǒng)，其特征在于橋接器進一步包括鎖存器，用于鎖存地址和地址奇偶錯誤信號，從設(shè)備對鎖存的地址進行解碼，并對鎖存的地址奇偶錯誤信號做出響應。
12.權(quán)利要求11的計算機系統(tǒng)，其特征在于目標異常結(jié)束信號包括不要求的設(shè)備選擇信號和要求的停止信號。
全文摘要
一種PCI/ISA橋接器連接在計算機系統(tǒng)的PCI和ISA總線之間。系統(tǒng)中的PCI主設(shè)備要求總線上的地址和地址奇偶信息，以便在第一總線上開始主—從事務處理。該橋接器包括邏輯電路，用于比較地址和地址奇偶信息，并且當存在一個奇偶地址錯誤時產(chǎn)生地址奇偶錯誤信號。橋接器中的一個從設(shè)備接收奇偶地址錯誤信號并作為響應產(chǎn)生一個目標異常結(jié)束信號。該橋接器還具有邏輯電路，用于阻止目標異常結(jié)束信號傳輸?shù)降谝豢偩€。
文檔編號G06F11/30GK1151049SQ9511963
公開日1997年6月4日 申請日期1995年11月17日 優(yōu)先權(quán)日1994年11月30日
發(fā)明者A·庫立克, W·A·沃爾, D·R·克羅寧三世 申請人:國際商業(yè)機器公司