專利名稱：帶有區(qū)域和通用信號(hào)線路的可編程邏輯裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及被稱為可編程邏輯裝置類型的集成電路，特別地，本發(fā)明涉及改善這種裝置整體功能適應(yīng)性的互聯(lián)方案或設(shè)計(jì)。
背景技術(shù)：
在Gudger等人的5,079,451號(hào)美國(guó)專利中，描述了具有全局和局部總線的可編程邏輯裝置(PLD)，其中那些總線向邏輯單元提供乘積項(xiàng)。全局總線可與所有邏輯單元進(jìn)行通訊，而每個(gè)局部總線只能與該裝置中的某些邏輯單元進(jìn)行通訊。全局和局部乘積項(xiàng)信號(hào)由AND矩陣產(chǎn)生，該矩陣電路在結(jié)構(gòu)上與該總線集成在一起。也就是說，可編程AND矩陣電路以一組可編程互聯(lián)而出現(xiàn)，該互聯(lián)位于乘積項(xiàng)線路(邏輯單元輸入)與全局和局部總線中信息傳輸線路相交叉處。因此，由該信息傳輸線路，邏輯單元以及可編程互聯(lián)而構(gòu)成的交叉點(diǎn)矩陣電路是一個(gè)邏輯組合單元，從根本上講是一組寬扇入AND門，其中該信息傳輸線路均成門輸入，而該邏輯單元輸入則構(gòu)成門輸出。邏輯單元構(gòu)成產(chǎn)生乘積和項(xiàng)的第二邏輯電平，其中該邏輯單元的OR門接收由邏輯輸入上而產(chǎn)生的乘積項(xiàng)信號(hào)。
典型的場(chǎng)可編程門陣列(FPGAs)具有這樣的布局，其中邏輯塊被排列成包含行和列邏輯塊的二維陣列，且其中互聯(lián)資源占據(jù)行與列之間的空間。這些互聯(lián)構(gòu)成交叉點(diǎn)開關(guān)矩陣電路，該矩陣電路的作用是將信號(hào)從邏輯塊輸出引向邏輯塊輸入。該互聯(lián)矩陣電路通常被構(gòu)造得使信號(hào)可基本上能夠引向裝置中所有的邏輯塊。然而，每個(gè)邏輯塊輸入各自只與互聯(lián)結(jié)構(gòu)中的一條信息傳輸線路相連。
在Ebeling等人的5,208,491號(hào)美國(guó)專利中，描述了具有相互銜接的正向傳輸和反向傳輸通信及邏輯塊(FPRLBs和BPRLBs)鑲嵌陣列的FPGA。一組正向傳輸和反向傳輸垂直分設(shè)通信通道(FPSRCs和BPSRCs)作為相鄰RLBs列之間的信號(hào)總線。各個(gè)FPRLB(或BPRLB)接收來自一個(gè)垂直通道中直接相鄰的FPSRC(或BPSRC)的輸入信號(hào)并向相對(duì)垂直通道中另一直接相鄰的FPSRC(或BPSRC)輸送輸出信號(hào)。FPSRCs和BPSRCs中各自的數(shù)據(jù)總線被分割成不同長(zhǎng)度，以允許同F(xiàn)PRLBs和BPRLBs進(jìn)行短距、中距和遠(yuǎn)距通訊。
本發(fā)明之概述本發(fā)明的目的在于利用引入目前只在FPGAs中發(fā)現(xiàn)的某些互聯(lián)特性而改善可編程邏輯裝置(PLDs)的功能靈活性。
上述目的在如下的可編程邏輯裝置中得到了實(shí)現(xiàn)，該可編程裝置具有一組排列在分離邏輯區(qū)域內(nèi)的邏輯單元，一組包括局部和多區(qū)域總線的總線，并具有一交叉點(diǎn)開關(guān)矩陣電路，該矩陣電路只起將來自總線的信號(hào)引向邏輯單元輸入端的作用，而不對(duì)該總線信號(hào)進(jìn)行邏輯結(jié)合以形成在那些輸入端處的乘積項(xiàng)。在PLD的開關(guān)矩陣電路中，每條總線可與一個(gè)以上邏輯單元輸入端相接，但每個(gè)邏輯單元輸入端在不短路的情況下只能與一條總線進(jìn)行有意義的連接。在優(yōu)選方案中，每個(gè)邏輯單元可反饋一個(gè)邏輯信號(hào)到一條局部總線并可潛在地通過一通用選擇矩陣電路向多區(qū)域總線或通用總線反饋另一邏輯信號(hào)。對(duì)于每個(gè)邏輯單元區(qū)域提供了一個(gè)通用選擇矩陣電路以選擇用于連接通用總線的潛在反饋信號(hào)子集。
附圖簡(jiǎn)要說明

圖1給出了本發(fā)明超可編程邏輯裝置(超PLD)芯片級(jí)方案的框圖。
圖2給出了圖1超PLD中邏輯區(qū)域之一的細(xì)節(jié)的框圖。
圖3a和3b給出了圖2邏輯區(qū)域中邏輯單元之一的門級(jí)結(jié)構(gòu)的框圖。圖3b為該邏輯單元的反饋選擇部分，它被連接于圖3a中組合信號(hào)線路E、寄存器輸出Q和I/O引線。
圖4為圖1超PLD交叉點(diǎn)開關(guān)矩陣電路的局部簡(jiǎn)化示圖，該矩陣電路與圖3邏輯單元中的通用邏輯門(ULGs)相接。
圖5為圖4矩陣電路中交叉點(diǎn)開關(guān)之一的電路示意圖。
實(shí)施本發(fā)明之最佳方式參考圖1，本發(fā)明的超可編程邏輯裝(超PLD)以其最上層芯片級(jí)方案給出，該裝置包括一組N個(gè)獨(dú)立的邏輯區(qū)域111-11N，這些邏輯區(qū)域通過公共的通用信號(hào)總線13相互連接在一起。典型地，該超PLD具有4至8個(gè)邏輯區(qū)域(4≤N≤8)，但該邏輯區(qū)域數(shù)N并非一定要那樣嚴(yán)格限定。接下來，每個(gè)邏輯區(qū)域具有一組邏輯單元151-15N、用于產(chǎn)生局部控制信號(hào)的電路塊171-17N以及局部信號(hào)總線191-19N。每組單元151-15N中邏輯單元數(shù)J、K等等，即各個(gè)邏輯區(qū)域111-11N中的邏輯單元數(shù)的典型值約為20，但這個(gè)數(shù)值并不是限定的，并且在給定的裝置中，對(duì)于每個(gè)邏輯區(qū)域而言，這個(gè)數(shù)目也不必相同。例如，邏輯區(qū)域111中邏輯單元151的數(shù)目J可能為20(J＝20)，而邏輯區(qū)域11N中邏輯單元15N的數(shù)目K則可能為24(K＝24)，進(jìn)而其它各邏輯區(qū)域中的各組邏輯單元數(shù)可能為15、16、18或其它某個(gè)數(shù)值。在某些裝置中，該裝置的每個(gè)邏輯單元或給定區(qū)域中的每個(gè)邏輯單元為與特定I/O連線21相連的輸入/輸出(I/O)型宏單元，而在其它的裝置中，區(qū)域111-11N的至少一個(gè)區(qū)域中，某些邏輯單元可能被埋沒而與I/O連接無任何聯(lián)系。在所有的情況下，各個(gè)邏輯區(qū)域111-11N中I/O連線21的數(shù)目均等于在該區(qū)域中的I/O型宏單元數(shù)且絕不能超過該區(qū)域所有邏輯單元151-15N的總數(shù)。因此，具有J個(gè)邏輯單元的邏輯區(qū)域111最多具有J個(gè)與之相關(guān)聯(lián)的I/O連線21，這個(gè)數(shù)目等于該區(qū)域邏輯單元組151中的I/O型宏單元數(shù)。各個(gè)局部控制信號(hào)生成電路塊171-17N提供若干控制信號(hào)(例如輸出起動(dòng)及異步復(fù)位信號(hào))，經(jīng)局部控制線181-18N，傳送給特定區(qū)域111-11N的邏輯單元151-15N。其它控制信號(hào)(如局部時(shí)鐘信號(hào))可以由專用時(shí)鐘連線221-22N提供。
通用信號(hào)總線13從各個(gè)邏輯區(qū)域111-11N的邏輯單元151-15N經(jīng)線路23接收一組反饋信號(hào)并利用輸入線路25向所有區(qū)域111-11N的邏輯單元151-15N和控制信號(hào)生成電路塊171-17N提供公用輸入信號(hào)。只輸入連線30也可以向通用總線13提供信號(hào)。N個(gè)獨(dú)立的局部信號(hào)總線191-19N從相應(yīng)邏輯區(qū)域111-11N的邏輯單元151-15N經(jīng)局部反饋線路271-27N接收局部反饋信號(hào)并利用輸入線路291-29N向相應(yīng)邏輯區(qū)域111-11N的邏輯單元151-15N和控制信號(hào)生成電路塊171-17N分別提供一組局部輸入信號(hào)。應(yīng)當(dāng)注意，盡管通用和局部反饋線路23和271-27N在通常情況下各自完全不同，但輸入線路25和291-29N可與通用總線13或任一條局部總線191-19N編程相連。因此，輸入線路或傳輸來自通用總線13的公用輸入信號(hào)并因此可被認(rèn)為是通用輸入線路25，或傳輸來自局部總線191-19N的局部輸入信號(hào)并因此可被認(rèn)為是局部輸入線路291-29N，這要依據(jù)特定裝置中的實(shí)際編程連接而定。
參考圖2，典型的邏輯區(qū)域(例如圖中給出的是圖1的邏輯區(qū)域111)具有排列成一組151的J個(gè)邏輯單元311-31J、至少與邏輯單元311-31J中的某些相連的輸入/輸出連線21、用于向區(qū)域111的151組邏輯單元311-31J經(jīng)線路181提供局部控制信號(hào)的單個(gè)控制信號(hào)生成電路塊171、以及局部信號(hào)總線191。典型地，在一個(gè)邏輯區(qū)域中約有20個(gè)邏輯單元311-31J。某些邏輯單元為具有相關(guān)I/O連線21的輸入/輸出(I/O)型宏單元，而另外的邏輯單元可能被埋沒。除了這個(gè)差別以外，典型的邏輯單元311-31J在結(jié)構(gòu)上相互基本一樣。每個(gè)邏輯單元311-31J具有若干與輸入線路311-31J相接的輸入端(其典型值為每個(gè)邏輯單元約有10個(gè))，用于接收來自局部和通用總線191和13的相應(yīng)數(shù)目的輸入信號(hào)?？刂菩盘?hào)生成電路塊171同樣具有若干與輸入線路35相接的輸入端(其典型值約為6個(gè))，用于接收來自局部和通用總線191和13的相應(yīng)數(shù)目的附加輸入信號(hào)。這樣，一個(gè)典型的、具有20個(gè)邏輯單元的邏輯區(qū)域?qū)碛屑s206條輸入線路331-33J和35。
交叉點(diǎn)開關(guān)矩陣電路37為每個(gè)邏輯區(qū)域選擇總線391-39J和401-40L(包括總線40i)中的某一條與輸入線路331-33J和35中的某一條相連接。交叉點(diǎn)開關(guān)矩陣電路37允許任意總線(包括局部總線191和通用總線13)中的任何信號(hào)與輸入線路331-33J和35中的任意線路相連接。然而，盡管相同的總線可以與多個(gè)輸入線路相接，但每個(gè)輸入線路可允許只與一條總線連接。將一條輸入線路與多于一條總線相接將短路受損害的線路并導(dǎo)致不確定的信號(hào)電平。另外，盡管通用總線13中的信號(hào)可提供給所有區(qū)域111-11N中的輸入線路，但局部總線191中的信號(hào)則只能提供給該特定邏輯區(qū)域111中的邏輯單元311-31J和控制信號(hào)電路塊171。在其它局部總線192-19N中的信中不能供給邏輯區(qū)域111，而只能提供給與它們相關(guān)聯(lián)的區(qū)域。
邏輯區(qū)域中的各個(gè)邏輯單元311-31J經(jīng)局部反饋線路411-41J將一個(gè)反饋信號(hào)直接引向局部總線191，其中各個(gè)反饋線路411-41J以一一對(duì)應(yīng)的方式與特定的局部總線391-39J固定相連。除了由J個(gè)邏輯單元提供的J個(gè)局部總線信號(hào)之外，每個(gè)區(qū)域的邏輯單元組151還產(chǎn)生若干通用反饋信號(hào)，這些信號(hào)經(jīng)通用反饋線路43被引至通用總線13。每束反饋線路43與通用總線13中的相應(yīng)總線40i束相連，其中一條反饋線路與一條總線以一一對(duì)應(yīng)的方式固定地相連。為產(chǎn)生這些通用總線信號(hào)，區(qū)域中邏輯單元311-31J的每一個(gè)均經(jīng)線路451-45J向通用開關(guān)矩陣電路(USM)47饋送一個(gè)信號(hào)。然后，該區(qū)域的USM選擇來自邏輯單元311-31J的信號(hào)子集，用以與通用總線13相連。典型地，大約40％的接收信號(hào)被選擇，從而對(duì)于具有20個(gè)邏輯單元的區(qū)域，其典型USM將向通用總線13輸送信號(hào)中的8個(gè)信號(hào)。從具有15或16個(gè)邏輯單元的區(qū)域中可選擇6個(gè)信號(hào)，從具有18或20個(gè)邏輯單元的區(qū)域可選擇8個(gè)信號(hào)，而從具有24個(gè)邏輯單元的區(qū)域可選擇10個(gè)信號(hào)。然而，選擇用以與通用總線13相連信號(hào)的百分比并非絕對(duì)限定，只需注意，對(duì)于一個(gè)特定的USM，在正常情況下其所選擇的接收信號(hào)的比例不應(yīng)超過約75％，除非在區(qū)域中邏輯單元的總數(shù)很小(12個(gè)或更少)時(shí)可超過上述值。
參考圖3a和3b，各個(gè)邏輯單元或?yàn)镮/O型宏單元(如圖3a所示的邏輯單元312)，或?yàn)殡[埋宏單元。隱埋宏單元與圖3a和3b中所描繪的I/O型宏單元類似，只不過它們不具備相關(guān)聯(lián)的I/O連線21。在隱埋宏單元中，還缺少與連線上輸出信號(hào)或來自I/O連線的接收輸入信號(hào)相關(guān)的電路元件。在某些超PLDs或這種裝置的某些區(qū)域中，所有邏輯單元均為具有相關(guān)I/O連線的I/O型宏單元，而本發(fā)明的其它PLDs既具有I/O型宏單元又具有隱埋宏單元。
如圖3a所示，該優(yōu)選裝置的各個(gè)邏輯單元312包括4個(gè)四輸入通用邏輯門電路(ULGs)51-54和兩個(gè)二輸入U(xiǎn)LGs55和56。四輸入U(xiǎn)LGs中的兩個(gè)51和53共用來自交叉點(diǎn)開關(guān)矩陣電路37的4條輸入線路331(1-4)，另兩個(gè)四輸入U(xiǎn)LGs52和54共用另外4條輸入線路331(5-8)，而兩個(gè)二輸AULGs55和56則共用最后剩下的兩條輸入線路331(9-10)。每個(gè)四輸入U(xiǎn)LGs51-54可獨(dú)立編程以生成其4個(gè)輸入端的216個(gè)布爾邏輯函數(shù)中的任一個(gè)。同樣，每個(gè)二輸入U(xiǎn)LGs55和56也可獨(dú)立編程以生成其兩個(gè)輸入端的16種可能的布爾邏輯函數(shù)中的任一個(gè)。
4個(gè)四輸入U(xiǎn)LG輸出57-60被用作兩個(gè)邏輯門電路對(duì)63和64的輸入。這些門電路對(duì)63和64可通過編程進(jìn)行配置以作為AND門電路或作為OR門電路。門電路對(duì)63和64之后是一個(gè)四輸入OR門電路65。該OR門電路65的一個(gè)輸入端68與門電路對(duì)63的輸出端相連。該OR門電路65的另一個(gè)輸入端69可經(jīng)過可編程開關(guān)電路74與另一門電路對(duì)64的輸出端71相連。因此，OR門電路65可使得兩門電路對(duì)的輸出相互進(jìn)行邏輯組合(″求和″或″取或″運(yùn)算)。來自鄰近邏輯單元的門電路對(duì)輸出也可提供給OR門電路65的輸入端67和70。同樣，門電路對(duì)63和64的輸出也可通過可編程開關(guān)電路73和75被傳送給鄰近的邏輯單元。這樣，相鄰的邏輯單元可相互共用或盜取門電路對(duì)的輸出。
每個(gè)邏輯單元具有一個(gè)觸發(fā)電路77，該觸發(fā)電路可通過其中的可編程配置位(圖中未示出)進(jìn)行配置，以作為D型寄存器、T型寄存器或鎖存器。對(duì)觸發(fā)電路77的數(shù)據(jù)輸入端78被接于具有4個(gè)輸入端的倍頻器79的輸出端上。利用該倍頻器79，對(duì)觸發(fā)電路77的輸入端78可以被選作OR門電路65的輸出結(jié)點(diǎn)E、E結(jié)點(diǎn)的互補(bǔ)及門電路對(duì)64的輸出結(jié)點(diǎn)B，或在I/O型宏單元的情況下被選作I/O連線21處所接收信號(hào)的互補(bǔ)。每個(gè)觸發(fā)電路77具有兩個(gè)時(shí)鐘選擇，它們可利用可配置的倍頻器81進(jìn)行選擇。在一種選擇下，時(shí)鐘可以是邏輯單元自身時(shí)鐘信號(hào)CK，它在該邏輯單元之內(nèi)由二輸入U(xiǎn)LG56生成并經(jīng)時(shí)鐘線路83傳向倍頻器81的輸入端。換句話說，該時(shí)鐘可選為內(nèi)部生成時(shí)鐘信號(hào)CK與該區(qū)域在分派給它的外部時(shí)鐘連線(圖2中連線221)處接收的同步時(shí)鐘信號(hào)RCK的邏輯積(AND門電路85的輸出)，從而允許門控制連線進(jìn)行時(shí)鐘操作。同樣，利用對(duì)時(shí)鐘生成ULG56進(jìn)行編程以至總輸出邏輯1(二輸入U(xiǎn)LG的16種可能的布爾函數(shù)之一)，則可進(jìn)行簡(jiǎn)單連線控制的時(shí)鐘操作。觸發(fā)電路77利用兩局部異步復(fù)位控制信號(hào)RAR1和RAR2中的任一個(gè)，這是通過對(duì)可配置倍頻器87進(jìn)行編程而選擇的。在每個(gè)區(qū)域中提供兩個(gè)異步復(fù)位信號(hào)RAR1和RAR2允許一個(gè)區(qū)域內(nèi)的邏輯單元分成兩個(gè)子組合，該子組合中的觸發(fā)電路由不同的信號(hào)進(jìn)行復(fù)位。
在I/O型宏單元的情況下，邏輯單元還可借助另一倍頻器89進(jìn)行配置，以便輸出結(jié)點(diǎn)E的組合信號(hào)，并輸出來自觸發(fā)電路77的寄存器輸出Q，或輸這兩個(gè)信號(hào)中任一個(gè)的互補(bǔ)信號(hào)。每個(gè)I/O型宏單元還具有由線路93上的輸出起動(dòng)信號(hào)控制的三穩(wěn)態(tài)輸出緩沖器91。邏輯單元可利用相同的兩個(gè)輸入端331(9-10)作為時(shí)鐘發(fā)生器56，選擇由二輸入U(xiǎn)LG55生成的自身內(nèi)部輸出起動(dòng)信號(hào)OE，或該信號(hào)OE可通過OR門電路95與圖2中控制信號(hào)電路塊171產(chǎn)生的局部輸出起動(dòng)信號(hào)ROE進(jìn)行邏輯組合并作為該區(qū)域中所有I/O型宏單元的公用信號(hào)。信號(hào)OE或組合信號(hào)(OE＋ROE)的選擇可通過可配置倍頻器97進(jìn)行。
圖2中控制信號(hào)生成電路塊171利用三個(gè)獨(dú)立的二輸入U(xiǎn)LGs產(chǎn)生控制信號(hào)RAR1和RAR2(異步復(fù)位信號(hào))以及ROE(輸出起動(dòng)信號(hào))，其中每個(gè)二輸入U(xiǎn)LG經(jīng)輸入線路35接收兩個(gè)不同的、來自交叉點(diǎn)矩陣電路37的輸入信號(hào)。
如圖3b所示，邏輯單元的反饋選擇部分包括倍頻器101，該倍頻器的一個(gè)輸入端與OR門電路65輸出端的結(jié)點(diǎn)E相連以接收組合信號(hào)，而其另一個(gè)輸入端則與觸發(fā)電路77的輸出端Q相連以接收寄存信號(hào)。倍頻器101選擇該組合信號(hào)或該寄存信號(hào)，并將此初始選擇送至其輸出端103以便用于向通用和局部總線進(jìn)行可能的反饋。第二倍頻器105的一個(gè)輸入端與I/O連線21相接以接收連線信號(hào)，其另一個(gè)輸入端與第一倍頻器101的輸出端103相接以接收所選擇的組合或寄存反饋信號(hào)。該第二倍頻器105將這兩個(gè)信號(hào)中的一個(gè)傳送給接于局部總線的局部反饋線路411，并將這兩個(gè)信號(hào)的另一個(gè)經(jīng)線路451提供給圖2中通用選擇矩陣電路(USM)47以便與通用總線進(jìn)行可能的連接。因此，邏輯單元同時(shí)給出了局部和通用反饋兩種選擇。線路411上的局部反饋信號(hào)可通過編程作為E結(jié)點(diǎn)的組合信號(hào)以及觸發(fā)電路輸出端Q的存儲(chǔ)信號(hào)，或在I/O型宏單元情況下作為連線信號(hào)。同樣，從每個(gè)邏輯單元中選擇一個(gè)信號(hào)作為線路451上的潛在通用反饋信號(hào)。象局部反饋一樣，該潛在通用反饋信號(hào)的選擇可通過I/O連線信號(hào)進(jìn)行，也可通過由倍頻器101初始選定的組合或寄存信號(hào)進(jìn)行。然而，在本優(yōu)選方案中，組合信號(hào)與存儲(chǔ)信號(hào)不能同時(shí)用作來自給定邏輯單元的反饋信號(hào)。如圖2所示，選定的潛在通用反饋信號(hào)進(jìn)入該區(qū)域的USM47，且如前所述，該USM將其輸入信號(hào)的子集(例如20個(gè)信號(hào)中的8個(gè))映射到其通用總線上。
參考圖4，交叉點(diǎn)開關(guān)矩陣電路37將局部和通用總線391-39J和401-40L(圖中以水平線表示)與輸入線路(圖中以對(duì)應(yīng)于輸入線路中的8條311(1-8)的垂直線表示)相連接。在該圖的頂部可見一個(gè)邏輯單元中的兩個(gè)通用邏輯門電路51和52，這兩個(gè)門電路各自與4條輸入線路331(1-4)和331(5-8)相接。在每條總線與邏輯單元輸入線路的交叉點(diǎn)有交叉點(diǎn)開關(guān)電路111，該開關(guān)電路可通過編程對(duì)這兩條線路進(jìn)行連接，從而允許總線信號(hào)被傳送到相應(yīng)輸入線路之上。每條總線391-39J和401-40L可以與一條或多條輸入線路33相連。然而，在任意一條輸入線路上只可連接一條總線。任意未使用的輸入線路可通過編程處于某種固定狀態(tài)，該狀態(tài)按要求由ULG51、52等等所提供的特定函數(shù)而確定為高電平或低電平。
如圖5所示，每個(gè)交叉點(diǎn)開關(guān)電路111為一個(gè)傳輸門電路113，它由電可擦永久鎖存器115進(jìn)行控制。線路WL為總線，而標(biāo)記為COL1和COL2的線路為兩條輸入線路。傳輸門電路113(此處為n溝道場(chǎng)效應(yīng)晶體管)的源板和漏極與總線WL在結(jié)點(diǎn)117處相連并與輸入線路COL1或COL2中的任一個(gè)在結(jié)點(diǎn)1181或1182處相連。屏蔽編程接線119決定兩邏輯單元輸入線路COL1和COL2中哪一條與傳輸門電路113相接。相鄰的交叉點(diǎn)開關(guān)電路111(圖中未示出)的傳輸門電路經(jīng)由類似的屏蔽編程接線與其它輸入線路相連。傳輸門電路113由SRAM鎖存器115控制，該鎖存器的一側(cè)具有永久可編程存儲(chǔ)元件121(如浮動(dòng)?xùn)艠O型EEPROM)。VREF為該永久存儲(chǔ)元件121的傳感線路。XSEL1和XSEL2為對(duì)應(yīng)于兩邏輯單元輸入線路COL1和COL2的兩條選擇線路，它們通過屏蔽可編程接線125與選擇晶體管123相連。當(dāng)輸入線路COL1接于傳輸門電路113時(shí)，選擇線路XSEL1便與選擇晶體管123相連。在相鄰的單元中，COL2與XSEL2相連。選擇線路在電源接通后脈動(dòng)至Vcc，然后便固定在某個(gè)參考數(shù)值(約為2伏)。存儲(chǔ)于永久存儲(chǔ)單元121中的值在結(jié)點(diǎn)A(即選擇晶體管123的源極)讀出。傳輸門電路113的控制柵與SRAM鎖存器在結(jié)點(diǎn)B相連。
在寫模式下，VREF首先被充電至編程電壓Vpp，而其它所有線路VC、VB、VS和XSEL均接地，以便對(duì)所有永久存儲(chǔ)單元121的浮動(dòng)?xùn)艠O進(jìn)行充電。然后，使VREF接地，VC為編程電壓Vpp，VB接地及VS浮動(dòng)，利用將XSEL保持在編程電壓Vpp而對(duì)浮動(dòng)?xùn)艠O進(jìn)行有選擇性的放電。未選擇的存儲(chǔ)單元121的XSEL接地。在讀模式下，VREF和VS接地，VC和VB為正常工作電壓Vcc，XSEI在感應(yīng)狀態(tài)下為Vcc而在保持鎖存器115中感應(yīng)值的狀態(tài)下為2伏。
在編程邏輯模式下，每個(gè)邏輯單元的輸入只使其交叉點(diǎn)鎖存器115中的一個(gè)被設(shè)定。同時(shí)將兩條總線WL與單個(gè)邏輯單元輸入COL1或COL2相連將由于通過傳輸門電路113的直接連接而使這兩條總線短路，從而導(dǎo)致不確定信號(hào)電平及無效連接。因此，圖2和4中所示的交叉點(diǎn)開關(guān)矩陣電路37不應(yīng)被視為邏輯元件，這是由于乘積項(xiàng)不能通過對(duì)單個(gè)輸入線路進(jìn)行多總線連接而形成。相反，開關(guān)矩陣電路37只起著將總線信號(hào)引向一個(gè)或多個(gè)邏輯單元輸入。
權(quán)利要求
1.可編程邏輯裝置(PLD)包括一組邏輯單元，它們用于通過邏輯單元輸入端接收輸入信號(hào)，該邏輯單元分組排列，從而定義了這些單元的獨(dú)立邏輯區(qū)域；一組總線，它們用于傳輸信號(hào)；交叉點(diǎn)開關(guān)矩陣電路，用于將總線與該邏輯單元輸入端進(jìn)行編程連接，每條總線可經(jīng)由該矩陣電路中的一組交及點(diǎn)開關(guān)電路與至少一個(gè)邏輯區(qū)域中的邏輯單元輸入端相連，一組該總線為可與多個(gè)邏輯區(qū)域中的邏輯單元輸入端相連的多區(qū)域總線，該總線中的一部分為局部總線，其中每一條只能與一個(gè)邏輯區(qū)域中的邏輯單元輸入端相連，而其中各個(gè)邏輯單元向該局總線中的一條提供局部反饋信號(hào)；以及一組反饋選擇矩陣電路，每個(gè)邏輯區(qū)域一個(gè)，而每個(gè)選擇矩陣電路具有從其相應(yīng)邏輯單元的該邏輯區(qū)域接收潛在多區(qū)域反饋信號(hào)的輸入端，并具有向該多區(qū)域總線提供可編程選擇的該潛在多區(qū)域反饋信號(hào)子集的輸出端。
2.根據(jù)權(quán)利要求1的PLD，其中至少有一條多區(qū)域總線為可與每個(gè)邏輯區(qū)域中的邏輯單元相連的通用總線。
3.根據(jù)權(quán)利要求1的PLD，其中每個(gè)邏輯單元具有接收開關(guān)輸入端的兩個(gè)反饋信號(hào)的可編程開關(guān)裝置，它用于選擇該反饋信號(hào)中的一個(gè)作為在第一開關(guān)輸出端提供給該局部總線之一的局部反饋信號(hào)，而選擇該反饋信號(hào)中的另一個(gè)作為在第二開關(guān)輸出端提供給對(duì)應(yīng)于該邏輯單元的邏輯區(qū)域的反饋選擇矩陣電路的潛在多區(qū)域反饋信號(hào)。
全文摘要
可編程邏輯裝置具有一組分組排列的邏輯單元，局部和多區(qū)域總線，交叉點(diǎn)開關(guān)矩陣電路(37)，它僅從總線(39
文檔編號(hào)G06F7/48GK1128070SQ95190388
公開日1996年7月31日 申請(qǐng)日期1995年5月2日 優(yōu)先權(quán)日1994年5月4日
發(fā)明者詹姆斯·C·K·霍恩, 溫迪·E·米勒, 喬·Yu, 尼爾·伯杰, 基恩·H·古杰爾, 杰弗里·S·貢韋爾 申請(qǐng)人:愛特梅爾股份有限公司