專利名稱：數(shù)據(jù)記錄存儲(chǔ)儀的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型是一種在長期的數(shù)據(jù)自動(dòng)監(jiān)測(cè)記錄系統(tǒng)中，與監(jiān)測(cè)儀配套使用的數(shù)據(jù)記錄存儲(chǔ)儀。
在環(huán)境自動(dòng)監(jiān)測(cè)地面站這一類常年連續(xù)工作的分析儀器和一些如水文、氣象的自動(dòng)監(jiān)測(cè)記錄系統(tǒng)中，對(duì)監(jiān)測(cè)儀的數(shù)據(jù)進(jìn)行記錄存儲(chǔ)的數(shù)據(jù)記錄存儲(chǔ)儀內(nèi)的CPU的工作電壓允許范圍較窄，如8031只能允許在4.75—5.5伏之間才能保證其正常工作，而且只要其十六條地址線和八條數(shù)據(jù)線的其中一條受到干擾脈沖的干擾，就可能會(huì)使其CPU不能工作在正常狀態(tài)，有可能進(jìn)入“死機(jī)”狀態(tài)或者可能會(huì)對(duì)數(shù)據(jù)區(qū)的數(shù)據(jù)亂寫一氣，使信息全部或部分丟失，這樣不但當(dāng)前的監(jiān)測(cè)數(shù)據(jù)會(huì)產(chǎn)生丟失，而且以前正常工作時(shí)記錄下來的數(shù)據(jù)也可能全被破壞掉，以前花了大量人力物力所監(jiān)測(cè)到的監(jiān)測(cè)結(jié)果化為烏有。在軟件編寫不很恰當(dāng)時(shí)，甚至?xí)l(fā)生除法溢出錯(cuò)誤，造成就算CPU復(fù)位后也不能正常工作。
本實(shí)用新型的目的在于提供一種可有效防止當(dāng)前和以前的監(jiān)測(cè)數(shù)據(jù)發(fā)生丟失的數(shù)據(jù)記錄存儲(chǔ)儀。
本實(shí)用新型是這樣實(shí)現(xiàn)的數(shù)據(jù)記錄存儲(chǔ)儀作為監(jiān)測(cè)儀的二次儀表，具有中央處理器CPU，可編程序存儲(chǔ)器ROM和隨機(jī)存儲(chǔ)器RAM，中央處理器CPU具有與外接的監(jiān)測(cè)儀的數(shù)據(jù)輸出端相接的A/D端口和I/O端口，由于環(huán)境監(jiān)測(cè)數(shù)據(jù)的周期一般為半小時(shí)或一小時(shí)，即每隔半小時(shí)或一小時(shí)記錄一個(gè)平均值的數(shù)據(jù)即可以了。所以沒有必要在全部時(shí)間都把記錄用的隨機(jī)存儲(chǔ)器RAM向CPU開放寫允許，同時(shí)也沒有必要在向CPU開放寫允許時(shí)把全部不同地址單元的寫允許向CPU開放，為此，數(shù)據(jù)記錄存儲(chǔ)儀內(nèi)設(shè)置不受CPU控制，在給定時(shí)間周期下，按不同的時(shí)間順序選出不同的地址給隨機(jī)存儲(chǔ)器的時(shí)間計(jì)數(shù)器電路，設(shè)置與時(shí)間計(jì)數(shù)器電路相對(duì)應(yīng)的在CPU讀時(shí)，提供給隨機(jī)存儲(chǔ)器RAM的地址由CPU的地址給出，而在寫入時(shí)，提供給隨機(jī)存儲(chǔ)器RAM的地址是由時(shí)間計(jì)數(shù)器電路給出的多路器電路，由CPU和時(shí)間計(jì)數(shù)器電路控制的用來對(duì)隨機(jī)存儲(chǔ)器RMA進(jìn)行讀/寫控制的開關(guān)控制電路，開關(guān)控制電路對(duì)CPU和時(shí)間計(jì)數(shù)器電路的寫信號(hào)進(jìn)行控制，開關(guān)控制電路的兩個(gè)輸入端分別與CPU的讀寫地址端口和時(shí)間計(jì)數(shù)器電路的時(shí)間控制端相連，開關(guān)控制電路的控制輸出端與隨機(jī)存儲(chǔ)器RAM的控制輸入端相連，時(shí)間計(jì)數(shù)器電路的時(shí)間地址控制端與多路器電路的寫地址輸入端連接，CPU的讀/寫地址端口與多路器電路的讀控制端連接，多路器電路的地址輸出端接入隨機(jī)存儲(chǔ)器RAM的地址輸入端。


圖1為本設(shè)計(jì)的電路框圖。
圖2為本設(shè)計(jì)的時(shí)間計(jì)數(shù)器電路圖。
圖3為本設(shè)計(jì)的多路器電路圖。
圖4為本設(shè)計(jì)的開關(guān)控制電路圖。
以下結(jié)合附圖對(duì)本實(shí)用新型作詳細(xì)描述。
時(shí)間計(jì)數(shù)器電路是由4060計(jì)數(shù)器U1、4040計(jì)數(shù)器U2和4040計(jì)數(shù)器U3組成，其不受CPU控制，用秒或30分鐘的脈沖發(fā)生器，再經(jīng)CD4040分頻，按不同的時(shí)間順序給出不同的地址給存儲(chǔ)器RAM，電容C2、C3、石英晶體T組成振蕩器。時(shí)間計(jì)數(shù)器產(chǎn)生一個(gè)給定的時(shí)間地址，與開關(guān)控制電路、多路器電路配合，將監(jiān)測(cè)儀測(cè)得的數(shù)據(jù)寫入與計(jì)數(shù)器的時(shí)間地址相對(duì)應(yīng)的存儲(chǔ)器RAM中，除此之外，RAM的寫允許是不向CPU開放的，也就是在給定的時(shí)間和給定的地址的條件下RAM才向CPU開放寫允許，多路器電路是由四個(gè)74ALS244多路器U4—U7組成，其中，兩個(gè)并列的多路器U6、U7選擇時(shí)間計(jì)數(shù)器的時(shí)間地址。使相應(yīng)的RAM的寫允許對(duì)CPU開放，另兩個(gè)并列的多路器U4、U5選擇CPU的地址使RAM的讀允許向CPU開放，也就是如果讀，多路器由U4、U5選擇CPU的地址，如果是寫，多路器由U6、U7選擇時(shí)間計(jì)數(shù)器的地址，兩個(gè)并列的多路器U4、U5的控制端接74ALS00非門電路U8的輸出端，U6、U7的控制端接74ALS00非門電路U9的輸出端，U9的輸入端與U6、U7的地址輸入端連接，U9的輸出端接入U(xiǎn)8的輸入端，總之，多路器電路的作用是在CPU讀時(shí)，提供給隨機(jī)存儲(chǔ)器RAM的地址由CPU的地址線提供，在寫入時(shí)，提供給隨機(jī)存儲(chǔ)器的地址是由時(shí)間計(jì)數(shù)器提供，這樣，不管CPU的狀態(tài)是否正確，它寫入RAM的數(shù)據(jù)只能是一個(gè)由給定的周期確定的時(shí)間所對(duì)應(yīng)的地址單元，也就是說，CPU可以在任何時(shí)候讀出存儲(chǔ)器的內(nèi)容作為統(tǒng)計(jì)用，但CPU要寫入數(shù)據(jù)時(shí)就只能寫入由時(shí)間計(jì)數(shù)器電路確定的一個(gè)或一組的地址單元中，每增加一個(gè)由時(shí)間計(jì)數(shù)器確定的標(biāo)準(zhǔn)周期，地址累加一個(gè)或一組。當(dāng)存儲(chǔ)器要用多于一個(gè)的單元(如8031用的8位)來存儲(chǔ)數(shù)據(jù)時(shí)，可以用低位地址不受多路器控制，直接接到CPU地址線的方法解決，每增加一條不受控制的低位，次低位、次次低位等地址線的話，其依次增加2N個(gè)單元給寫入地址，即一組。對(duì)RAM進(jìn)行讀寫控制的開關(guān)控制電路是由三個(gè)74LS00非門U10、U11、U12組成，兩個(gè)非門U10、U11的輸出端分別接入第三個(gè)非門U12的兩個(gè)輸入端，第一、第二非門U10、U11的兩個(gè)輸入端短接，非門U10、U11的輸入端分別與CPU的讀/寫地址端口、計(jì)數(shù)器U1的時(shí)間控制端連接。第三個(gè)非門U12的輸出端接隨機(jī)存儲(chǔ)器RAM的控制輸入端。開關(guān)控制電路分別對(duì)CPU的寫信號(hào)和時(shí)間計(jì)數(shù)器電路的寫信號(hào)進(jìn)行控制，當(dāng)這兩個(gè)寫信號(hào)同時(shí)有效的時(shí)候，使RAM的指定地址內(nèi)容能被改定，如果是CPU而來的讀信號(hào)有效，可以由CPU的地址來讀出。
為了提高本實(shí)用新型的準(zhǔn)確性，還可增加用譯碼電路組成的監(jiān)視復(fù)位電路，其分別與CPU和時(shí)間計(jì)數(shù)器電路連接，當(dāng)時(shí)間計(jì)數(shù)器電路的地址發(fā)生變化(即產(chǎn)生進(jìn)位)前，由監(jiān)視電路給出一個(gè)脈沖，這個(gè)脈沖把CPU復(fù)位。以保證微電腦在寫入這個(gè)指定單元前是工作在正確的狀態(tài)(軌道)中。
雖然復(fù)位CPU后，也可能偶然會(huì)發(fā)生由于干擾脈沖的作用使CPU的運(yùn)行偏離預(yù)定軌道的情形，但由于干擾是一個(gè)時(shí)間的函數(shù)，在我們?cè)瓉淼膽?yīng)用條件下，大約是平均每14—16天發(fā)生一次。在CPU復(fù)位后，電路只開放很短的時(shí)間(如1—2秒)，發(fā)生錯(cuò)誤寫入的可能性就可以下降5—6個(gè)數(shù)量級(jí)。而且就算發(fā)生錯(cuò)誤也不會(huì)由于發(fā)生錯(cuò)誤使以前監(jiān)測(cè)到的數(shù)據(jù)出現(xiàn)被改寫的情形，而令數(shù)據(jù)丟失的情況。因?yàn)樵谶@個(gè)電路中不管CPU寫任何地址，它實(shí)際上也中是寫到開放的那個(gè)指定單元中去。其余的單元，CPU是寫不入的，即受到保護(hù)的。
監(jiān)視復(fù)位電路除了起到一個(gè)復(fù)位CPU和使存儲(chǔ)器對(duì)CPU開放時(shí)間界定外，還起到一個(gè)使兩個(gè)異步運(yùn)行的系統(tǒng)CPU和時(shí)間計(jì)數(shù)器電路的工作得以同步配合的作用，以免發(fā)生在時(shí)間計(jì)數(shù)器電路的進(jìn)位過程中CPU寫入數(shù)據(jù)的現(xiàn)象，因?yàn)闀r(shí)間計(jì)數(shù)器電路如果用串行進(jìn)位電路計(jì)數(shù)分頻時(shí)，高位對(duì)低位有一個(gè)延時(shí)現(xiàn)象。進(jìn)位瞬間(CD4040約為180毫微秒滯后)的輸出地址是不確定的，在這個(gè)時(shí)間寫入數(shù)據(jù)時(shí)既不能寫入正確單元，也可能寫到不應(yīng)該寫的地方去。
所以監(jiān)視復(fù)位電路一方面使CPU復(fù)位，告訴CPU可以寫入數(shù)據(jù)。另一方面，在界定的時(shí)間以外封鎖存儲(chǔ)器，使它不能被寫入數(shù)據(jù)。
使用這個(gè)電路可以把其作為一個(gè)實(shí)時(shí)鐘使用，省去昂貴的實(shí)時(shí)鐘電路，它的使用方法是選擇從0到FFFFH地址，逐個(gè)排除，確定其地址，這個(gè)地址也就代表實(shí)時(shí)鐘的時(shí)間。比如，我們?cè)陔娐吩O(shè)定間隔時(shí)間為一小時(shí)一個(gè)地址，監(jiān)視復(fù)位電路設(shè)定每組兩個(gè)單元(A0地址線直接由CPU控制)則每增加一個(gè)地址，時(shí)間就是增加一小時(shí)。把時(shí)間計(jì)數(shù)器電路預(yù)調(diào)至元月一日零時(shí)時(shí)為地址0000H，可以類推其它時(shí)間。
由于不管CPU的地址是什么，當(dāng)它寫入時(shí)就能按計(jì)數(shù)器指定的地址寫入去，讀出時(shí)是CPU所指定的地址。用CPU來智能判定的步驟是(1)從0000H開始讀出數(shù)據(jù)A1放入內(nèi)部RAM中，以備在判定工作完成后，寫回去。不要破壞數(shù)據(jù)。
(2)寫入“AAH”，二進(jìn)制是10101010。
(3)讀出同一地址數(shù)據(jù)與AMH比較。由于寫入地址與讀入地址不一定是同一個(gè)，我們要找的是寫入與讀出都相同的地址(也就代表時(shí)間)，所以如果不相同的話就可以判定不是我們要找的地址。地址增加1，從步驟二重復(fù)試驗(yàn)。如果是相同也不一定就說明它是我們要找的。要用以下的試驗(yàn)確定(A)再寫入“55H”二進(jìn)制是01010101與AA正如是“反”的關(guān)系。
(B)讀出同一址的數(shù)與“55H”比較如果是相同的話，說明就是我們要找的地址。如不同的說明不是要找的地址。把地址加1，從步驟(2)開始重復(fù)試驗(yàn)，直到找到為止。找出的地址就代表時(shí)間。最后把內(nèi)部RAM暫存的數(shù)A1取出寫回去(可以不用定地址，因?yàn)椴还蹸PU地址如何也只能寫入指定的地方)，如果開放兩個(gè)單元以上為一組時(shí)，要寫入偶位去。
本實(shí)用新型由于是在給定時(shí)間周期和給定地址的條件下使隨機(jī)存儲(chǔ)器RAM對(duì)CPU的寫址址開放，作為監(jiān)測(cè)儀的二次儀器，有效地解決了長期自動(dòng)監(jiān)測(cè)記錄系統(tǒng)中數(shù)據(jù)易丟失的問題，本實(shí)用新型還可用于飛機(jī)、輪船的“黑盒”記錄系統(tǒng)中。
權(quán)利要求1.一種數(shù)據(jù)記錄存儲(chǔ)儀，具有中央處理器CPU，可編程序存儲(chǔ)ROM及隨機(jī)存儲(chǔ)RAM，CPU具有與外接監(jiān)測(cè)儀相接的I/0端口和A/D端口，其特征在于還具有不受CPU控制，在給定時(shí)間周期下，按不同的時(shí)間順序選出不同的地址給RAM的時(shí)間計(jì)數(shù)器電路，具有與時(shí)間計(jì)數(shù)器電路相對(duì)應(yīng)的在CPU讀時(shí)，提供給RAM的地址由CPU的地址給出，而在寫入時(shí)，提供給RAM的地址是由時(shí)間計(jì)數(shù)器電路給出的多路器電路，具有分別對(duì)CPU的寫信號(hào)和時(shí)間計(jì)數(shù)器的寫信號(hào)進(jìn)行控制的開關(guān)控制電路，開關(guān)控制電路的兩個(gè)輸入端分別與CPU的讀/寫地址端口和時(shí)間計(jì)數(shù)器電路的時(shí)間控制端連接，開關(guān)控制電路的控制輸出端與RAM的控制輸入端相連，時(shí)間計(jì)數(shù)器電路的時(shí)間地址控制端與多路器電路的寫地址輸入端連接，CPU的讀/寫地址端口與多路器電路的讀控制端連接，多路器電路的地址輸出端接入隨機(jī)存儲(chǔ)器RAM的地址輸入端。
2.如權(quán)利要求1所述的數(shù)據(jù)記錄存儲(chǔ)儀，其特征在于時(shí)間計(jì)數(shù)器電路是由4060計(jì)數(shù)器U1、4040計(jì)數(shù)器U2和4040計(jì)數(shù)器U3組成，計(jì)數(shù)器U1接有振蕩器，多路器電路由四個(gè)74ALS244多路器U4—U7組成，其中，兩個(gè)并列的多路器U6、U7選擇時(shí)間計(jì)數(shù)器的時(shí)間地址，另兩個(gè)并列的多路器U4、U5選擇CPU的地址，多路器U4、U5的控制端接74ALS00非門電路U8的輸出端，多路器U6、U7的控制端接74ALS00非門電路U9的輸出端，非門電路U9的輸入端與多路器U6、U7的地址輸入端連接，非門電路U9的輸出端接入U(xiǎn)8的輸入端，開關(guān)控制電路由三個(gè)74LS00非門U10、U11、U12組成，兩個(gè)非門U10、U11的輸出端分別接入第三個(gè)非門U12的兩個(gè)輸入端，第一、第二非門U10、U11的兩個(gè)輸入端短接，非門U10、U11的輸入端分別與CPU的讀/寫地址端口和時(shí)間計(jì)數(shù)器U1的時(shí)間控制端連接，第三個(gè)非門U12的控制輸出端接隨機(jī)存儲(chǔ)器RAM的控制輸入端。
3.如權(quán)利要求1或2所述的數(shù)據(jù)記錄存儲(chǔ)儀，其特征在于CPU和時(shí)間計(jì)數(shù)器電路還與一個(gè)在時(shí)間計(jì)數(shù)器電路的地址變化前將CPU復(fù)位的監(jiān)視復(fù)位電路連接。
4.如權(quán)利要求3所述的數(shù)據(jù)記錄存儲(chǔ)儀，其特征在于監(jiān)視復(fù)位電路由譯碼電路組成。
專利摘要一種數(shù)據(jù)記錄存儲(chǔ)儀，用于環(huán)境自動(dòng)監(jiān)測(cè)地面站一類的長期自動(dòng)監(jiān)測(cè)記錄系統(tǒng)中，其作為監(jiān)測(cè)儀的二次儀表，利用時(shí)間計(jì)數(shù)器電路、多路器電路和開關(guān)控制電路，使CPU在寫入時(shí)，由時(shí)間計(jì)數(shù)器電路按給定時(shí)間的周期和順序提供地址，而CPU在讀出時(shí)，則由CPU提供地址，解決了監(jiān)測(cè)記錄系統(tǒng)中數(shù)據(jù)易丟失的問題。
文檔編號(hào)G06F17/40GK2227856SQ9521612
公開日1996年5月22日 申請(qǐng)日期1995年6月27日 優(yōu)先權(quán)日1995年6月27日
發(fā)明者王強(qiáng) 申請(qǐng)人:廣東省環(huán)境保護(hù)監(jiān)測(cè)中心站