專利名稱：除法裝置的制作方法
技術領域：
本發(fā)明涉及用硬件進行2進制數(shù)的除法運算處理的除法裝置。
除法運算是通過反復進行運算和結果判定的逐次處理算法來實現(xiàn)的。為了縮短處理時間而提出了特殊的硬件裝置，但是，即使如此，與乘法運算和加法運算相比仍然需要很長的處理時間，因此希望實現(xiàn)高速化。下面示出該除法運算算法。此外，在這里設被除數(shù)為X、除數(shù)為Y和D、第i次部分余數(shù)為Ri、商為Q，將商的第i行用qi表示，變換成2進制數(shù)的商用Z表示。
除法運算算法步驟1R0←X …被除數(shù)(1≤X＜2)D←Y …除數(shù)(1≤Y＜2)步驟2q0＝1…商的最高位R1＝R0-D…部分余數(shù)(冗余2進制數(shù))步驟3for I＝1 until n dobeginif [ri1ri0ri-1]＜0 qi＝-1if [ri1ri0ri-1]＝0 qi＝0if[ri1ri0ri-1]＞0 qi＝1Ri+1＝2×Ri-qi×Dend步驟4Q＝[q0q1q2…qn]Z←Q變換成2進制數(shù)(1/2＜Z＜2)即，首先，在步驟1中，將如1≤X＜2，1≤Y＜2那樣歸一化的被除數(shù)X和除數(shù)Y輸入。其次，在步驟2中，設商Q的最高位q0為1求冗余2進制數(shù)的部分余數(shù)R1。此外，該部分余數(shù)R1的運算是通過從被除數(shù)X減去除數(shù)Y而得到的，這里，被除數(shù)X和除數(shù)Y都是2進制數(shù)，因此，通過對每一位直接相減不要進位就可以求冗余2進制數(shù)的部分余數(shù)R1。其次，在步驟3中，反復判斷i＝1、2、…、n時生成的部分余數(shù)Ri的高3位“ri1ri0ri-1”是負、0、正中的哪一個，求出必要位數(shù)的商qi。最后，在步驟4中，將求出的用冗余2進制數(shù)表示的商Q變換成用2進制數(shù)表示的商Z并結束處理。
例如

圖15示出了“利用冗余2進制數(shù)表示的面向VLSI的高速除法器”(高木直史、安浦寬人、矢島修三；電子情報通信學會論文志D’84/4 Vol.J67-D No.4 p.450～457)中所示的基于上述除法運算算法并使用了冗余2進制數(shù)表示的除法裝置的整體結構的方框圖。該除法裝置用ECL(Emitter Coupled Logic；發(fā)射極耦合邏輯電路)實現(xiàn)其內部電路，圖中的雙四邊形和單四邊形分別表示商決定單元和冗余2進制數(shù)加減運算單元。該單四邊形表示的冗余2進制數(shù)加減運算單元行列并排形成一個冗余2進制數(shù)加減器，在由雙四邊形表示的一個商決定單元和該一個冗余2進制數(shù)加減器組成的各列中、執(zhí)行一次上述除法運算算法步驟3的循環(huán)。
圖16和圖17例如示出了“利用冗余2進制數(shù)的高速乘除法器”(谷口隆志、枝松壽一、西三保、國信茂郎、高木直史；電子情報通信學會技術研究報告ED88-48)中所示的構成基于上述除法運算算法并使用了冗余2進制數(shù)表示的除法裝置的商決定電路和部分余數(shù)生成加法電路的結構的方框圖。這些商決定電路和部分余數(shù)生成加法電路由CMOS(Complementary Metal-Oxide Semiconductor；互補型金屬氧化物半導體)電路實現(xiàn)。
圖16所示的商決定電路如除法運算算法步驟3所示那樣，從部分余數(shù)Ri的高3位進行商qi的決定。該部分余數(shù)Ri的高3位和商qi的冗余2進制數(shù)表示使用{zip，zin}的2個信號、把(1，0，-1)表示為(10，00，01)，能夠容易地判斷該值是正還是負。因此，該商決定電路的結構就變得簡單。
此外，圖17所示的部分余數(shù)生成加法電路用于上述除法運算算法步驟3的部分余數(shù)Ri+1的運算中。該步驟3的部分余數(shù)Ri+1的生成必須從左移一位的冗余2進制數(shù)的部分余數(shù)中減去商qi與除數(shù)D之積，但因除數(shù)D是2進制數(shù)故也可以考慮冗余2進制數(shù)和2進制數(shù)的運算。因此，在這種情況下構成加法器，當商Q的第i位qi為-1時加除數(shù)D，當qi為0時加0，當qi為1時加除數(shù)D的2的補數(shù)。這樣一來，只考慮冗余2進制數(shù)和2進制數(shù)的加法就行了，因進位的值常常不是負的，所以該部分余數(shù)生成加法電路的結構簡單。再有，該部分余數(shù)生成加法電路中的冗余2進制數(shù)的表示與商決定電路不同，使用{zis，zia}的2個信號、把(1，0，-1)表示為(11，10，01)。
通過把這樣構成的商決定電路和部分余數(shù)生成加法電路排列成陣列狀，即，通過把圖16所示的商決定電路作為圖15中由雙四邊形表示的商決定單元、把圖17所示的部分余數(shù)生成加法電路作為由單四邊形表示的冗余2進制數(shù)加減運算單元進行排列，可以構成正規(guī)單元排列的除法裝置。再有，冗余2進制數(shù)/2進制數(shù)變換電路中向商的2進制數(shù)的變換是通過從由各商決定電路輸出的qip構成的2進制數(shù)中減去由qiN構成的2進制數(shù)來進行的。
這樣，在現(xiàn)有的除法裝置中，圖16所示的商決定電路和圖17所示的部分余數(shù)生成加法電路如上所述，使用表示形式不同的冗余2進制數(shù)。因此，必須在兩電路之間插入變換電路來統(tǒng)一冗余2進制數(shù)的表示形式。圖18示出這樣的變換電路一例的方框圖。將把(1，0，-1)表示為(11，10，01)的冗余2進制數(shù)變換成把(1，0，-1)表示為(10，00，01)的冗余2進制數(shù)。即，當作為zis，zia輸入表示+1的(1，1)時，將其變換成(1，0)的zip，zin，輸出其翻轉信號(0，1)。同樣，當輸入表示0的(1，0)時，將其變換成(0，0)，輸出其翻轉信號(1，1)；當輸入表示-1的(0，1)時，將其變換成(0，1)，輸出其翻轉信號(1，0)。
圖19示出其輸入部附加這樣的變換電路的商決定電路的方框圖。根據(jù)各部分余數(shù)生成加法電路生成的部分余數(shù)Ri的高3位[ri1 ri0 ri-1]，分別由變換電路從其冗余2進制數(shù)的表示形式是把(1，0，-1)表示為(11，10，01)、變換成把(1，0，-1)表示為(10，00，01)，輸入到商決定電路。
現(xiàn)有的除法裝置如以上那樣構成，所以，在運算部分余數(shù)的冗余2進制數(shù)減法運算單元(部分余數(shù)生成加法電路)和決定商的商決定單元(商決定電路系統(tǒng))之間冗余2進制數(shù)的表示形式不同，在商決定之前必須進行變換，因此，存在不僅因變換電路不可缺少而使裝置結構復雜、而且因該變換處理產(chǎn)生延遲而妨礙除法運算處理高速化等問題。
本發(fā)明是為了解決上述那樣的問題而進行的，其目的在于獲得可以更高速地處理采用了冗余2進制數(shù)的除法運算的除法裝置。
本發(fā)明的除法器的部分余數(shù)的計算和商的位符號判定都采用把(-1，0，1)用(01，00，10)來表示的共同冗余2進制數(shù)。
本發(fā)明的除法器設有變換裝置，把已冗余2進制數(shù)化了的位對(1，1)變換成位對(0，0)。
本發(fā)明的除法器通過部分余數(shù)的最高位和第2位的冗余2進制數(shù)的零判定裝置及根據(jù)這些判定結果對其進行控制的選擇裝置形成商決定電路，由這些選擇裝置選擇識別部分余數(shù)的高3位中的商位符號的冗余2進制數(shù)，將其作為判定結果輸出。
本發(fā)明的除法器在商決定電路中還設有部分余數(shù)的第3位的冗余2進制數(shù)的零判定裝置，根據(jù)3個零判定裝置的判定結果的邏輯值、輸出表示部分余數(shù)的高3位為0的判定信號。
本發(fā)明的除法器中，冗余2進制數(shù)加法器包括生成表示除數(shù)的冗余2進制數(shù)位的翻轉值ei+L、ei-L的“與”及其翻轉值的信號對的第1邏輯裝置；生成表示部分余數(shù)的冗余2進制數(shù)位的翻轉值fi+L、fi-L的“與”及其翻轉值的信號對的第2邏輯裝置；生成基于除數(shù)的冗余2進制數(shù)位的翻轉值之一和部分余數(shù)的冗余2進制數(shù)位的翻轉值之一的邏輯值的信號的第3邏輯裝置；生成表示除數(shù)的冗余2進制數(shù)位的翻轉值的另一方和部分余數(shù)的冗余2進制數(shù)位的翻轉值的另一方之“與”及其翻轉值的信號對1iL、1iH并送至次級的第4邏輯裝置；從第2邏輯裝置的輸出信號根據(jù)第1邏輯裝置的輸出生成互補信號riH、riL的第1門裝置；根據(jù)第1門裝置的輸出信號riH、riL把來自前級第4邏輯裝置的信號1i-1L、1i-1H直接輸出或調換后輸出的第2門裝置；根據(jù)第1門裝置的輸出信號riH、riL從來自前級第4邏輯裝置的信號1i-1L、1i-1H或第3邏輯裝置的輸出信號生成互補信號對βiH、βiL并送至次級的第3門裝置；以及從來自前級的第3門裝置的信號βi-1H、βi-1L及第2門裝置的輸出信號生成該冗余2進制數(shù)加法器的加法運算輸出的冗余2進制數(shù)位的翻轉值hi+L、hi-L的第5邏輯裝置。
本發(fā)明的除法器中，作為第1門裝置是用來根據(jù)第1邏輯裝置的輸出，選擇第2邏輯裝置的互補輸出信號之一并從此生成信號riH及其翻轉信號riL的裝置；作為第2門裝置是用來輸出根據(jù)第1門裝置的輸出信號riH、riL選擇了的來自前級第4邏輯裝置的信號對li-1L、li-1H之一的信號及其翻轉信號的裝置；作為第3門裝置是用來根據(jù)第1門裝置的輸出信號riH、riL選擇來自前級的第4邏輯裝置的信號li-1H或第3邏輯裝置輸出信號之一、并從此生成信號βi-1L及其翻轉信號βi-1H的裝置。
本發(fā)明的除法器中，作為第1和第2門裝置，使用把輸入的互補信號調換其輸出位置并輸出的裝置，把第3邏輯裝置的輸出信號作為互補的信號對，通過第3門裝置選擇該第3邏輯裝置輸出信號對或來自前級第4邏輯裝置的信號對li-1L、li-1H之一，將其作為信號βi-1H、βi-1L向次級輸出。
本發(fā)明的除法器用傳輸門形成冗余2進制數(shù)加法器的第1～第3門裝置。
本發(fā)明的除法器中，在冗余2進制數(shù)加法器上附加下述裝置來形成冗余2進制數(shù)加減器輸入與第3邏輯裝置不在同一側的除數(shù)的冗余2進制數(shù)位的翻轉值或部分余數(shù)的冗余2進制數(shù)位的第8邏輯裝置；輸入與第4邏輯裝置不在同一側的除數(shù)的冗余2進制數(shù)位的翻轉值或部分余數(shù)的冗余2進制數(shù)位并生成表示其“與”及其翻轉值的信號對lsiL、lsiH的第9邏輯裝置；根據(jù)第1門裝置的輸出信號riH、riL把來自前級第9邏輯裝置的信號lsi-1L、lsi-1H直接地或調換后輸出的第4門裝置；從來自前級第9邏輯裝置的信號lsi-1L、lsi-1H或第8邏輯裝置的輸出信號、根據(jù)第1門裝置的輸出信號riH、riL生成互補的信號對βsiH、βsiL并向次級送出的第5門裝置；以及從來自前級第5門裝置的信號βsi- 1H、βsi-1L和第4門裝置的輸出信號生成減法運算輸出的冗余2進制數(shù)位的翻轉值hsi+L、hsi-L的第10邏輯裝置。
本發(fā)明除法器中，把冗余2進制數(shù)加減器的第3和第8邏輯裝置的輸出信號分別作為互補的信號，用把輸入信號對調換其輸出位置進行輸出的傳輸門形成第1、第2和第4門裝置；用將第3或第8邏輯裝置的輸出信號對和來自前級的信號對lai-1L、lai-1H或lsi-1L、lsi-1H進行轉換的傳輸門形成第3和第5門裝置。
本發(fā)明的除法器利用根據(jù)商決定電路的控制信號進行加法運算工作和減法運算工作的轉換的附帶工作轉換功能的冗余2進制數(shù)加法器，來代替冗余2進制數(shù)加法器和冗余2進制數(shù)減法器。
本發(fā)明的除法器中把在冗余2進制數(shù)加法器上附加了用來自商決定電路的控制信號去調換冗余2進制數(shù)加法器的輸入一方的冗余2進制數(shù)的位對的信號通路調換器的裝置，作為附帶工作調換功能的冗余2進制數(shù)加法器來使用。
本發(fā)明的除法器使用具有下述功能的裝置，作為附帶工作調換功能的冗余2進制數(shù)加法器，根據(jù)第3邏輯裝置和第11邏輯裝置從除數(shù)和部分余數(shù)的冗余2進制數(shù)位的翻轉信號生成加法用信號kaiL、laiL，同時，除數(shù)或部分余數(shù)的冗余2進制數(shù)位的翻轉信號之一不輸入第8邏輯裝置和第12邏輯裝置而輸入第3邏輯裝置和第11邏輯裝置，從而生成減法用信號ksiL和lsiL，利用信號通路選擇裝置選擇信號kaiL和ksiL之一，把它輸入到第3門裝置，同時，選擇信號1aiL和1siL之一，把它及其翻轉信號一起向次級送出。
圖1是示出本發(fā)明的實施例1的除法裝置的主要部分的方框圖；圖2是示出實施例1中冗余2進制數(shù)加法器的1位的電路例的方框圖；圖3是示出實施例1中商決定電路的電路例的方框圖；圖4是示出實施例1中商決定電路的變形例的方框圖；圖5是示出實施例1中商決定電路的另一變形例的方框圖；圖6是示出本發(fā)明的實施例2的除法電路中冗余2進制數(shù)加法器的1位的電路例的方框圖；圖7是示出本發(fā)明的實施例3的除法電路中冗余2進制數(shù)加法器的1位的電路例的方框圖；圖8是示出本發(fā)明的實施例4的除法電路中冗余2進制數(shù)加減器的1位的電路例的方框圖；圖9是示出本發(fā)明的實施例5的除法電路中冗余2進制數(shù)加減器的1位的電路例的方框圖；圖10是示出本發(fā)明的實施例6的除法電路中冗余2進制數(shù)加減器的1位的電路例的方框圖；圖11是示出本發(fā)明的實施例7的除法裝置的主要部分的方框圖；圖12是示出本發(fā)明的實施例7中附帶工作轉換功能的冗余2進制數(shù)加法器的1位的結構例的方框圖；圖13是示出本發(fā)明的實施例7中信號通路選擇電路的一例的方框圖；圖14是示出本發(fā)明的實施例8的除法裝置中附帶工作轉換功能的冗余2進制數(shù)加法器的1位的電路例的方框圖；圖15是示出現(xiàn)有的除法裝置的整體結構的方框圖；圖16是示出現(xiàn)有的商決定電路的電路例的方框圖；圖17是示出現(xiàn)有的部分余數(shù)運算電路的1位的電路例的方框圖；圖18是示出現(xiàn)有的冗余2進制數(shù)變換電路的電路例的方框圖；圖19是示出現(xiàn)有的連接有冗余2進制數(shù)變換電路的商決定電路的電路例的方框圖。
下面說明本發(fā)明的一實施例。
實施例1圖1是示出本發(fā)明的實施例1的除法裝置的主要部分的方框圖，示出冗余2進制數(shù)除法器陣列的第j列的結構。圖中，1是對于由2個數(shù)相減形成的對而定義的冗余2進制數(shù)、即用(0，1)表示-1、用(0，0)表示0、用(1，0)表示+1的3值冗余2進制數(shù)的第(j-1)個部分余數(shù)、利用其高3位去判定商位的符號的商決定電路。第(j-1)個部分余數(shù)的初始值是通常的2進制數(shù)的被除數(shù)。2是把上述冗余2進制數(shù)的除數(shù)加到上述冗余2進制數(shù)的第(j-1)個部分余數(shù)上的冗余2進制數(shù)加法器，3是從上述冗余2進制數(shù)的第(j-1)個部分余數(shù)減去上述冗余2進制數(shù)的除數(shù)的冗余2進制數(shù)減法器。4是根據(jù)商決定電路1的輸出來選擇冗余2進制數(shù)加法器2的輸出、輸入的第(j-1)個部分余數(shù)1本身或者是冗余2進制數(shù)減法器3的輸出中的某一個作為第j個部分余數(shù)輸出的選擇電路。
下面，說明工作情況。
這時，平行地執(zhí)行求第j個部分余數(shù)所必要的計算、即面向第(j-1)個部分余數(shù)的除數(shù)的加法運算和來自第(j-1)個部分余數(shù)的除數(shù)的減法運算，和從第(j-1)個部分余數(shù)求得的選擇信號的生成、即由商決定電路1產(chǎn)生的符號判定，根據(jù)商決定電路1生成的控制信號來驅動選擇電路4，選擇冗余2進制數(shù)加法器2的輸出、冗余2進制數(shù)減法器3的輸出、或第(j-1)個部分余數(shù)本身中的某一個作為第j個部分余數(shù)輸出。這樣，商決定電路1的輸出作為選擇電路4的選擇信號使用，同時，送至商的數(shù)據(jù)型變換電路(省略圖示)變換成2進制數(shù)并作為商輸出。此外，由選擇電路4選出的第j個部分余數(shù)利用與圖1同樣構成的第(j+1)個冗余2進制數(shù)除法器陣列進行同樣的處理。
這里，本發(fā)明所用的冗余2進制數(shù)如上所述是由兩個數(shù)相減形成的對來定義的，所以采用用(0，1)表示-1、用(0，0)表示0、用(1，0)表示+1的3值冗余2進制數(shù)的表示形式，本發(fā)明的優(yōu)點在于，在進行該除法器裝置的內部運算時一直使用該冗余2進制數(shù)。對于被除數(shù)，在第1個部分余數(shù)演算結束之后使其變換成上述冗余2進制數(shù)，但對于除數(shù)則必須在演算前進行變換。這里，數(shù)值X可以用X＝2X-X表示，所以，若將除數(shù)以2X-X的形式進行冗余2進制數(shù)表示的變換，則可以變換成上述冗余2進制數(shù)。此外，2進制數(shù)若左移一位就變成2倍，故當設通常的2進制數(shù)表示的除數(shù)為Xbin、冗余2進制數(shù)表示的除數(shù)為Xrb，則Xrb的各位是由左移一位的Xbin(即2Xbin)和沒有移位的Xbin的位對構成。再有，Xbin的位對為(1，1)時設置變換裝置將其變換成(0，0)。該Xrb的位對(1，1)向(0，0)的變換只對反復進行除法運算的第1次運算有影響，所以，除法裝置整體延遲的增加是極小的。
圖2是示出計算部分余數(shù)所用的冗余2進制數(shù)加法器2的1位的電路例的方框圖。圖中，11是生成表示除數(shù)的冗余2進制數(shù)位的翻轉值ei+L、ei-L的“與”及其翻轉值的信號對的第1邏輯裝置，12是生成表示部分余數(shù)的冗余2進制數(shù)位的翻轉值fi+L、fi-L的“與”及其翻轉值的信號對的第2邏輯裝置，13是生成表示除數(shù)的冗余2進制數(shù)位ei+L和部分余數(shù)的冗余2進制數(shù)位fi+L的“與非”信號的第3邏輯裝置，14是生成表示除數(shù)的冗余2進制數(shù)位ei-L和部分余數(shù)的冗余2進制數(shù)位fi-L的“與”及其翻轉值的信號對1iL、1iH的第4邏輯裝置。15具有根據(jù)第1邏輯裝置11的輸出來選擇第2邏輯裝置12的輸出信號對之一的CMOS傳輸門，是生成表示所選擇的信號的‘真’和‘補’的互補的一對信號riH、riL的第1門裝置。
16具有根據(jù)該第1門裝置15的輸出信號riH、riL、選擇從前級(第(i-1)位)第4邏輯裝置14送來的互補信號1i-1L、1i-1H之一的CMOS傳輸門，是生成表示所選擇的信號的‘真’和‘補’的互補的一對信號的第2門裝置。17具有根據(jù)從第1門裝置15輸出的信號riH、riL、選擇從前級的第4邏輯裝置14送來的互補信號1i-1H和第3邏輯裝置13的輸出之一的CMOS傳輸門，是生成表示所選擇的信號的‘真’和‘補’的互補的一對信號βiH、βiL的第3門裝置。18是取從前級第3門裝置17送來的信號βi-1H和βi-1L及第2門裝置16的互補的一對輸出信號的“與非”、生成該冗余2進制數(shù)加法器2的加法運算輸出的冗余2進制數(shù)位的翻轉值hi+L、hi-L的第5邏輯裝置。
下面，說明工作情況。
已輸入該冗余2進制數(shù)加法器2的部分余數(shù)的冗余2進制數(shù)的翻轉值fi+L和fi-L由第2邏輯裝置12的與非門接受，將表示該與非門的“與非”和倒相器產(chǎn)生的該翻轉值的信號輸入到第1門裝置15。形成該第1門裝置15的CMOS傳輸門由接受了除數(shù)的冗余2進制數(shù)位ei+L、ei-L的第1邏輯裝置11的與非門的輸出和由倒相器產(chǎn)生的該翻轉值控制，選擇由第2邏輯裝置12接受的互補信號之一，將它直接作為riH信號、還將由倒相器翻轉了的信號作為riL輸出到第2門裝置16和第3門裝置17。
在接受了這些信號riH和riL的第2門裝置16中，CMOS傳輸門由該信號riH、riL控制，選擇前級(第(i-1)位)第4邏輯裝置14產(chǎn)生的信號1i-1H和1i-1L之一，該選擇了的信號和由倒相器產(chǎn)生的該信號的翻轉信號送至第5邏輯裝置18。在第5邏輯裝置18中，取該第2門裝置16的補的輸出信號和來自前級的第3門裝置17的βi-1H的“與非”，生成該冗余2進制數(shù)加法器2加法運算輸出的冗余2進制數(shù)位的翻轉值hi+L，同時取該第2門裝置16的真的輸出信號和來自前級的第3門裝置17的βi-1L的“與非”，生成該冗余2進制數(shù)加法器2加法運算輸出的冗余2進制數(shù)位的翻轉值hi-L，將它輸出到選擇電路4。
此外，除數(shù)的冗余2進制數(shù)位ei-L和部分余數(shù)的冗余2進制數(shù)位fi-L也輸入到第4邏輯裝置14，通過用其與非門取這兩者的“與非”、生成信號1iL，將它與由倒相器翻轉了的信號1iH一起向次級(第(i+1)位)送出。進而，除數(shù)的冗余2進制數(shù)位ei+L和部分余數(shù)的冗余2進制數(shù)位fi+L也輸入到第3邏輯裝置13，根據(jù)它們的“與非”生成的信號輸入第3門裝置17。該第3門裝置17的CMOS傳輸門根據(jù)從第1門裝置15輸出的信號riH、riL、選擇來自該第3邏輯裝置13的信號或者來自前級(第(i-1)位)第4邏輯裝置14的信號1i-1H之一，生成信號βi-1L和由倒相器把它翻轉了的信號βi-1H，將它們向次級送出。
這里，本發(fā)明的除法裝置中冗余2進制數(shù)加法器2中的冗余2進制數(shù)的表示是由兩個數(shù)相減形成的對來定義的，分別由用(0，1)表示-1、用(0，0)表示0、用(1，0)表示+1的3值來表示。在這樣的冗余2進制數(shù)的系統(tǒng)中，通過調換形成冗余2進制數(shù)的位對來進行正負的翻轉，所以，當想使加法器作為減法器工作時，只要調換輸入信號中之一位對的連接即可。因此，圖1所示的冗余2進制數(shù)減法器3，只要調換輸入的除數(shù)或部分余數(shù)的冗余2進制數(shù)位的翻轉值ei+L、ei-L或fi+L、fi-L之一，就成為與上述冗余2進制數(shù)加法器2一樣的電路結構。
圖3是示出對輸入的第(j-1)個部分余數(shù)的冗余2進制數(shù)RBin(0)～RBin(n)、從其高3位RBin(0)～RBin(2)判定商位的符號并輸出其判定結果RBquot的位對(RBquotPH，RBquotNH)的商決定電路1的電路例的方框圖。這里，RBin(i)是由(RBinPH(i)，RBinNH(i))構成的位對，RBinPL(i)是RBinPH(i)的翻轉值，RBinNL(i)是RBinNH(i)的翻轉值。
圖中，31是進行最高位的冗余2進制數(shù)RBin(0)的零判定從而生成表示其位對RBinPL(0)和RBinNL(0)的“與”及其翻轉值的信號對的第1零判定裝置，32是進行第2位的冗余2進制數(shù)R Bin(1)的零判定從而生成表示其位對RBinPL(1)和R BinNL(1)的“與”及其翻轉值的信號對的第2零判定裝置，33是根據(jù)從該第2零判定裝置32輸出的信號對、選擇第2位冗余2進制數(shù)R Bin(1)或第3位冗余2進制數(shù)R Bin(2)中之一的第1選擇裝置，34是根據(jù)該第1零判定裝置31輸出的信號對選擇該第1選擇裝置33的選擇輸出或最高位的冗余2進制數(shù)R Bin(0)中之一、把它作為判定結果的位對RBquotPH、RBquotNH輸出的第2選擇裝置。
下面，說明工作情況。
在第1零判定裝置31中，判定最高位的冗余2進制數(shù)R Bin(0)是否為(0，0)，即其位對RBinPL(0)和RBinNL(0)是否都為1。若兩者不都為1，就知道該位中商位的符號了，故根據(jù)第1零判定裝置31的輸出信號對選擇第2選擇裝置34的門，作為判定結果RBquot的位對RBquotPH、RBquotNH輸出最高位的冗余2進制數(shù)RBin(0)的位對RBinPL(0)和RBinNL(0)的翻轉值。再有，若最高位的冗余2進制數(shù)R Bin(0)是(0，0)，即其位對RBinPL(0)和RBinNL(0)都為1，則第2選擇裝置34的門根據(jù)第1零判定裝置31的輸出信號對選擇第1選擇裝置33的輸出端。
這時，第2零判定裝置32判定第2位的冗余2進制數(shù)R Bin(1)是否為(0，0)，即其位對RBinPL(1)和RBinNL(1)是否都為1。若其結果兩者不都為1，就知道該位中商位的符號了，故根據(jù)第2零判定裝置32的輸出信號對選擇第1選擇裝置33的門，作為判定結果RBquot的位對RBquotPH、RBquotNH，經(jīng)第2選擇裝置34輸出第2位的冗余2進制數(shù)R Bin(1)的位對RBinPL(1)和RBinNL(1)的翻轉值。
再有，若第2位的冗余2進制數(shù)R Bin(1)的位對RBinPL(1)和RBinNL(1)都為1，則第1選擇裝置33的門根據(jù)第2零判定裝置32的輸出信號對來選擇，作為判定結果RBquot的位對RBquotPH、RBquotNH，經(jīng)第2選擇裝置34輸出第3位的冗余2進制數(shù)R Bin(2)的位對RBinPL(2)和RBinNL(2)的翻轉值。這時，若第3位的冗余2進制數(shù)R Bin(2)是(0，0)，即其位對RBinPL(2)和RBinNL(2)都為1，則判定結果RBquot的位對RBquotPH、RBquotNH都變成0，所以不能判定符號，將它直接作為0來處理。
這樣，由兩個數(shù)相減形成的對所定義的冗余2進制數(shù)、即用(01，00，10)表示(-1，0，1)的3值冗余2進制數(shù)的表示形式容易進行符號的判定，因此，采用了圖3所示的冗余2進制數(shù)的商決定電路1得到簡化而且速度高。再有，圖3電路的臨界通路的邏輯級數(shù)是5級，只由傳送門、倒相器、2輸入端與非門的高速門電路構成。此外，圖2所示的部分余數(shù)的計算中所用的冗余2進制數(shù)加法器2也與該商決定電路1一起由上述冗余2進制數(shù)系統(tǒng)構成，所以，不必進行兩者之間表示形式的變換。再有，因冗余2進制數(shù)加法器2和冗余2進制數(shù)減法器3工作速度高，由該商決定電路1和選擇電路4構成的系統(tǒng)成為該除法裝置的臨界通路，故商決定所需要的延遲是非常重要的。
選擇電路4根據(jù)商決定電路1的輸出結果、即商位為正、為負、為0時的3個條件而工作，選擇冗余2進制數(shù)加法器2的輸出、冗余2進制數(shù)減法器3的輸出和第(j-1)個部分余數(shù)本身中的某一個作為第i個部分余數(shù)。首先，當商決定電路1的輸出RBquotNH為邏輯值1時，商位變正，這時，因RBquotPH和RBquotNH不同時為1，故RBquotPH可以直接作為“商位為正”的判定信號使用。同樣，當商決定電路1的輸出RBquotNH為邏輯值1時，商位變負，這時，因RBquotPH和RBquotNH不同時為1，故RBquotPH可以直接作為“商位為負”的判定信號使用。若來自商決定電路1的判定結果RBquot是“商位為正”時選擇電路4選擇冗余2進制數(shù)減法器3的輸出、若是“商位為負”時則選擇電路4選擇冗余2進制數(shù)加法器2的輸出作為第j個部分余數(shù)而輸出。
這里，進而也有必要判定“商位為0”。因此，圖4和圖5示出附加了輸出表示該意義的信號RBquotZH的功能的商決定電路1的電路例。圖4所示的商決定電路1具備進行第3位冗余2進制數(shù)R Bin(2)的零判定、生成表示該位對RBinPL(2)和RBinNL(2)的“與”信號的第3零判定裝置35，將該第3零判定裝置35的輸出、以及第1零判定裝置31和第2零判定裝置32的“與”信號輸入到第6邏輯裝置36，通過取這些信號的“與”來生成上述信號RBquotZH。而且，圖5所示的商決定電路1將從第2選擇裝置34輸出的信號RBquotPH和RBquotNH輸入到第7邏輯裝置37，通過取這些信號的“或非”來生成上述信號RBquotZH。
從而，若輸入的第(j-1)個部分余數(shù)的高3位冗余2進制數(shù)R Bin(0)～R Bin(2)的位對全部為(0，0)，則從商決定電路1輸出的表示該“商位為0”的信號RBquotZH成為1，其它輸出RBquotPH和RBquotNH同時成為0。選擇電路4據(jù)此選擇輸入的第(j-1)個部分余數(shù)本身，作為第j個部分余數(shù)而輸出。再有，如圖4所示，若構成通過由第6邏輯裝置36取第1～第3零判定裝置31、32、35的輸出的“與”來生成的信號RBquotZH，則可以實現(xiàn)高速工作，如圖5所示，若構成通過由第7邏輯裝置37取信號RBquotPH和RBquotNH的“或非”來生成的信號RBquotZH，則可以減少電路元件數(shù)。
這樣，若按照本實施例1的除法裝置，不僅能構成高速工作的商決定電路1，而且，由于內部所用的冗余2進制數(shù)表示形式一直相同，故不需要中途的變換電路，具有可以實現(xiàn)除法運算的高速工作等的效果。
實施例2
在上述實施例1中，作為冗余2進制數(shù)加法器2和冗余2進制數(shù)減法器3，已就使用圖2所示的電路結構的情況進行了說明，但采用其它的電路結構亦可。圖6是示出這樣這樣的本發(fā)明實施例2的除法裝置的冗余2進制數(shù)加法器2的1位的電路例的方框圖，對于相應部分附上和圖2相同的符號并省略其說明。圖中，19是在生成表示除數(shù)的冗余2進制數(shù)位ei+L和部分余數(shù)的冗余2進制數(shù)位fi+L的“與”及其翻轉值的信號對這一點上與圖2附有符號13的裝置不同的第3邏輯裝置。20是在由根據(jù)第1邏輯裝置11的輸出、用信號riH和riL調換從第2邏輯裝置輸出的互補信號對并輸出的NMOS傳輸門來形成的這一點上、與圖2附有符號15的裝置不同的第1門裝置。21是在由根據(jù)上述信號riH和riL、轉換來自前級(第(i-1)位)的信號1ai-1L、1ai-1H并向第5邏輯裝置18輸出的NMOS傳輸門來形成的這一點上、與圖2附有符號16的裝置不同的第2門裝置。22是在由根據(jù)上述信號riH和riL、轉換來自第3邏輯裝置19的信號對和來自前級的信號1ai-1L和1ai-1H并作為向次級(第(i+1)位)的信號1ai-1L和1ai-1H輸出的NMOS傳輸門來形成的這一點上與圖2附有符號17的裝置不同的第3門裝置。
這里，基本工作與圖2所示的實施例1中冗余2進制數(shù)加法器一樣，該圖6所示的電路比圖2所示的電路工作速度更高，因此，在部分余數(shù)運算形成臨界通路時，因使用該電路而高速化。再有，究竟是商決定電路1還是部分余數(shù)的運算形成臨界通路呢？由于選擇電路4的延遲因數(shù)據(jù)的位寬而不同，故依賴于位寬。這是因為，數(shù)據(jù)通過選擇電路4的時間大致一定，與此相反，來自商決定電路1的選擇信號則是位寬越寬延遲越多。
實施例3在上述實施例2中，就使用NMOS傳輸門作為第1～第3門裝置進行了說明，但分別用CMOS傳輸門去代替該NMOS傳輸門亦可。圖7是示出這樣的本發(fā)明實施例3的除法裝置的冗余2進制數(shù)加法器2的1位的電路例的方框圖，相應部分附上和與圖6同樣的符號并省略其說明。圖中，23是用CMOS傳輸門替代實施例2中第1門裝置20的NMOS傳輸門的第1門裝置，24是同樣的第2門裝置，25是同樣的第3門裝置。
下面，說明工作情況。
形成第1門裝置23的CMOS傳輸門由從第1邏輯裝置11輸出的信號對控制，把從第2邏輯裝置12送來的真的信號作為riH、補的信號作為riL或真的信號作為riL、補的信號作為riH替換并輸出。第2門裝置24和第3門裝置25的CMOS傳輸門由從該第1門裝置23輸出的信號riH和信號riL控制。在第2門裝置23中，根據(jù)該信號riH和riL、轉換來自前級(第(i-1)位)向第5邏輯裝置18的各與非門的輸入信號1i-1L和1i-1H。此外，在第3門裝置25中，根據(jù)該信號riH和riL、轉換第3邏輯裝置19輸出的互補信號對和來自前級的信號1i-1L和1i-1H作為向次級第(i+1)位輸出的信號βiH和βiL。其它工作和實施例1一樣。
該圖7所示的實施例3的減法運算裝置的冗余2進制數(shù)加法器比圖2所示的實施例1的電路工作速度更高，所以在部分余數(shù)運算形成臨界通路時因使用該電路而高速化。此外，在低電源電壓時該實施例3的電路比圖6所示的實施例2的電路更能高速而穩(wěn)定地工作。
實施例4上述實施例1的結構是將冗余2進制數(shù)加法器2和冗余2進制數(shù)減法器3完全分開分別獨立地設置，但也可以把它們統(tǒng)一成一個冗余2進制數(shù)加減器、共用一個電路。即，在進行部分余數(shù)運算時，因為從圖2所示的電路的第1門裝置15輸出的信號riH和riL作為加法器工作和作為減法器工作時、在邏輯上是等效的，所以，可以將這部分在加法部和減法部中共同化。圖8是示出將這樣的一個電路在加法部和減法部中共同化以后的本發(fā)明實施例4的冗余2進制數(shù)加減器的1位的電路例的方框圖。與圖2所示的實施例1的冗余2進制數(shù)加法器一樣，由第1～第4邏輯裝置11～14、第1～第3門裝置15～17和第5邏輯裝置18，形成加法部。
此外，41是與上述加法部中第3邏輯裝置13相當?shù)牡?邏輯裝置，42同樣是與第4邏輯裝置14相當?shù)牡?邏輯裝置，在這些第8和第9邏輯裝置41和42中，輸入了除數(shù)的冗余2進制數(shù)位的翻轉值ei+L和ei-L，其輸入位置與輸入到第3和第4邏輯裝置13和14時相互交換。43是相當于加法部分第2門裝置16的第4門裝置，44同樣是相當于第3門裝置17的第5門裝置，45同樣是相當于第5邏輯裝置18的第10邏輯裝置。這些第8～第10邏輯裝置41、42和45，以及第4和第5門裝置43和44共同使用第1和第2邏輯裝置11和12以及第1門裝置15，形成減法部。
加法部的工作與圖2所示的實施例1中冗余2進制數(shù)加法器2一樣，此外，在交換輸入除數(shù)的冗余2進制數(shù)位的翻轉值ei+L和ei-L或部分余數(shù)的冗余2進制數(shù)的翻轉值fi+L和fi-L中之一(在圖示的例中是ei+L和ei-L)的減法部中，按照與加法部一樣的工作執(zhí)行減法運算處理。
這樣，通過使第1和第2邏輯裝置11和12、以及第1門裝置15在加法部和減法部中共同使用，可以用比實施例1少的元件數(shù)構成除法裝置。
實施例5這樣的加法部和減法部共用一部分電路也可以應用于實施例2所示的電路。圖9是示出本發(fā)明實施例5的冗余2進制數(shù)加減器的1位的電路例的方框圖。與圖6所示的實施例2的冗余2進制數(shù)加法器一樣，由第1～第4邏輯裝置11、12、19、14、第1～第3門裝置20～22和第5邏輯裝置18形成加法部。此外，46是與第3邏輯裝置19相當?shù)牡?邏輯裝置，42是與第4邏輯裝置14相當?shù)牡?邏輯裝置，47是與第2門裝置21相當?shù)牡?門裝置，48是與第3門裝置22相當?shù)牡?門裝置，45是與第5邏輯裝置18相當?shù)牡?0邏輯裝置，不是輸入到加法部、而是在第8和第9邏輯裝置46和42上輸入除數(shù)的冗余2進制數(shù)位的翻轉值ei+L和ei-L，形成減法部。
這樣，在進行部分余數(shù)的運算時，從第1門裝置20輸出的信號riH和riL、在加法器工作和減法器工作時在邏輯上也是等效的，故可以將該部分在加法部和減法部中共用。因此，可以用比實施例2少的元件數(shù)構成除法裝置，可以比實施例4的工作速度高。
實施例6加法部和減法部共用一部分電路的這種方式也可以應用于實施例3所示的電路。圖10是示出本發(fā)明實施例6的冗余2進制數(shù)加減器的1位的電路例的方框圖。與圖7所示的實施例3的冗余2進制數(shù)加法器一樣，由第1～第4邏輯裝置11、12、19、14、第1～第3門裝置23～25和第5邏輯裝置18形成加法部。此外，46是與第3邏輯裝置19相當?shù)牡?邏輯裝置，42是與第4邏輯裝置14相當?shù)牡?邏輯裝置，49是與第2門裝置24相當?shù)牡?門裝置，50是與第3門裝置25相當?shù)牡?門裝置，45是與第5邏輯裝置18相當?shù)牡?0邏輯裝置，不是輸入到加法部、而是在第8和第9邏輯裝置46和42上輸入除數(shù)的冗余2進制數(shù)位的翻轉值ei+L和ei-L，形成減法部。
這樣，在進行部分余數(shù)的運算時，從第1門裝置23輸出的信號riH和riL、在加法器工作和減法器工作時在邏輯上也是等效的，故可以將該部分在加法部和減法部中共用。因此，可以用比實施例3少的元件數(shù)構成除法裝置，可以比實施例4的工作速度高，在低電源電壓時比實施例5的電路更能高速而穩(wěn)定地工作。
實施例7在上述各實施例中，就單個設置冗余2進制數(shù)加法器和冗余2進制數(shù)減法器、設置具有加法部和減法部的冗余2進制數(shù)加減器、單個設置為了進行用于求部分余數(shù)的加法運算和減法運算的系統(tǒng)的裝置進行了說明，但代之以采用具有轉換加法運算工作和減法運算工作的功能的冗余2進制數(shù)加法器亦可。圖11是示出本發(fā)明實施例7的除法裝置的主要部分的方框圖，示出冗余2進制數(shù)除法器陣列的第j列的結構。圖中，1是與實施例1中的一樣的商決定電路，5是根據(jù)來自該商決定電路1的控制信號調換輸入的除數(shù)或第(j-1)個部分余數(shù)的冗余2進制數(shù)的位對、附帶進行加法運算工作和減法運算工作的轉換的工作轉換功能的冗余2進制數(shù)加法器。4是根據(jù)來自商決定電路1的控制信號、選擇該附帶工作轉換功能的冗余2進制數(shù)加法器5的輸出和第(j-1)個部分余數(shù)中之一、將其作為第j個部分余數(shù)輸出的選擇電路。
圖12是示出該實施例7中使用的附帶工作轉換功能的冗余2進制數(shù)加法器5的1位的電路結構例的方框圖。圖中，6是與圖1附有符號2所示的實施例1一樣的冗余2進制數(shù)加法器，7是如圖12所示例如由CMOS傳輸門構成、根據(jù)來自商決定電路1的控制信號可以將除數(shù)的冗余2進制數(shù)的位對調換的信號通路調換器。
下面，說明工作情況。
在圖13所示信號通路調換器中，根據(jù)輸入的控制信號控制CMOS傳輸門的導通，例如，控制信號為低電平時將圖13所示的端子A上輸入的信號從端子a輸出，把從端子B輸入的信號從端子b輸出。另一方面，當控制信號為高電平時將端子A上輸入的信號從端子b輸出，把從端子B輸入的信號從端子a輸出。因此，若使除數(shù)的冗余2進制數(shù)的位對ei+L、ei-L向冗余2進制數(shù)加法器6的輸入是經(jīng)過信號通路調換器來進行的話，則可以根據(jù)控制信號將該除數(shù)的冗余2進制數(shù)的位對ei+L、ei-L的關系直接輸入或調換輸入。
商決定電路1使用第(j-1)個部分余數(shù)的高3位進行符號判定，輸出判定結果的位對RBquotPH、RBquotNH和BquotZH，若把該判定結果的位對RBquotPH或RBquotNH作為控制信號、輸入到附帶工作轉換功能的冗余2進制數(shù)加法器上，則根據(jù)商決定電路1的判定結果、可以轉換冗余2進制數(shù)加法器6的加法運算工作和減法運算工作。選擇電路4根據(jù)來自商決定電路1的信號RBquotPH、RBquotNH和BquotZH、選擇該附帶工作轉換功能的冗余2進制數(shù)加法器5的輸出或第(j-1)個部分余數(shù)中之一，將其作為第j個部分余數(shù)而輸出。
在這樣構成除法裝置時，商決定電路1和冗余2進制數(shù)加減器6的工作因逐次執(zhí)行而速度下降，但因沒有必要象實施例1那樣把冗余2進制數(shù)加法器2和冗余2進制數(shù)減法器3分別設置，所以可減少硬件數(shù)量。
實施例8圖14是示出本發(fā)明實施例8的除法裝置中使用的附帶工作轉換功能的冗余2進制數(shù)加法器的結構例的方框圖。在相應部分附上與圖8相同的符號并省略其說明。圖中，51是與第4邏輯裝置14對應的第11邏輯裝置，52是與第9邏輯裝置42對應的第12邏輯裝置，它們只輸出信號1aiL或1siL，在不輸出與它們互補的信號1aiH或1siH這一點上與上述第4邏輯裝置14、第9邏輯裝置42不同。53是根據(jù)控制信號SubcontH、在選擇從第3邏輯裝置13輸出的信號kaiL或從第8邏輯裝置41輸出的信號ksiL中之一生成信號kiL并將其轉送到第3門裝置17的同時，選擇從第11邏輯裝置51輸出的信號laiL或從第12邏輯裝置52輸出的信號lsiL中之一生成信號liL的信號通路選擇裝置。54是使利用該信號通路選擇裝置53生成的信號liL翻轉、生成信號liH的邏輯翻轉裝置，這些信號liL、liH向次級(第(i+1)位)送出。
下面，說明工作情況。
如實施例4中利用圖8所說明的那樣，從冗余2進制數(shù)加法器的第1門裝置15輸出的信號riH和riL無論在加法運算工作時還是在減法運算工作時都進行相同的邏輯工作。但是，輸入到第3門裝置17上的信號kiL和次級(第(i+1)位)輸出的信號liL在加法運算工作和減法運算工作時執(zhí)行不同的邏輯工作。因此，通過第3、第8邏輯裝置13、41，以及第11、第12邏輯裝置51、52重新生成與加法運算工作時的kiL、liL相當?shù)男盘杒aiL、laiL和與減法運算工作時的kiL、liL相當?shù)男盘杒siL、lsiL，用控制信號SubcontH控制信號通路選擇裝置53，通過通路選擇使在加法運算工作時kaiL、laiL由信號kiL、liL來反映、在減法運算工作時ksiL、lsiL由信號kiL、liL來反映，實現(xiàn)與實施例7等效的功能。
該電路中的變形部分的結構與圖2、圖6、圖7中相同，所以，也可以與實施例2和實施例3的冗余2進制數(shù)加法器一樣地進行變型。
該實施例8的附帶轉換功能的冗余2進制數(shù)加法器的信號通路的轉換工作比實施例7推遲、與冗余2進制數(shù)加法電路的前半部分的工作重疊，所以，速度上的缺陷比實施例7小。
若按照本發(fā)明，構成為部分余數(shù)的計算和商位的符號判定共同采用把(-1，0，1)用(01，00，10)來表示的冗余2進制數(shù)，所以，不需要用于冗余2進制數(shù)變換的裝置，因而具有能得到高速工作的除法器的效果。
若按照本發(fā)明，構成為通過變換裝置把已冗余2進制數(shù)化的位對(1，1)變換成位對(0，0)，因而冗余2進制數(shù)的各位具有可由通常的2進制數(shù)左移1位和不移位所組成的位對得到的效果，因上述從(1，1)到(0，0)的變換只對反復進行的除法運算的最初的1次有影響，因此，除法裝置整體延遲的增加是極小的。
若按照本發(fā)明，構成為通過由部分余數(shù)的最高位和第2位的冗余2進制數(shù)的零判定結果進行控制的選擇裝置來選擇部分余數(shù)的高3位中的商位符號已知的冗余2進制數(shù)，因此，具有可謀求商決定電路高速化的效果。
若按照本發(fā)明，構成為也進行部分余數(shù)的第3位的冗余2進制數(shù)的零判定并根據(jù)判定結果輸出表示部分余數(shù)的高3位為0的判定信號，因此，具有可以判定“商位為0”的效果。
若按照本發(fā)明，構成為由第1邏輯裝置的輸出控制第1門裝置并從第2邏輯裝置的輸出信號生成互補信號riH、riL，將第4邏輯裝置從除數(shù)和部分余數(shù)的冗余2進制數(shù)位生成的信號對1iL、1iH送至次級，第3邏輯裝置把從除數(shù)和部分余數(shù)的冗余2進制數(shù)位生成的信號輸入到由來自第1門裝置的信號riH、riL控制的第3門裝置，從該信號或來自前級來的信號1i-1L、1i-1H生成互補信號對βiH、βiL并送至次級，同時，根據(jù)來自第1門裝置的信號riH、riL進行第2門裝置的控制，將來自前級的信號1i-1L、1i-1H直接或調換后輸出，將它們和來自前級的信號βi-1H、βi-1L及第2門裝置的輸出信號輸入到第5邏輯裝置，生成該冗余2進制數(shù)加法器的加法運算輸出的冗余2進制數(shù)位的翻轉值hi+L、hi-L，因此，部分余數(shù)的運算也可以使用以(01，00，10)來表示(-1，0，1)那樣的冗余2進制數(shù)，具有可使除法運算高速化的效果。
若按照本發(fā)明，構成為利用第1門裝置根據(jù)第1邏輯裝置的輸出選擇第2邏輯裝置的互補輸出信號之一，生成信號riH、riL，利用第2門裝置根據(jù)第1門裝置的輸出信號riH、riL選擇來自前級的第4邏輯裝置的信號對li-1L、li-1H之一、輸出互補信號，利用第3門裝置根據(jù)第1門裝置的輸出信號riH、riL選擇來自前級的信號li-1H或第3邏輯裝置輸出信號之一、據(jù)此生成信號βiL及其翻轉信號βiH，因此，具有可以減少冗余2進制數(shù)加法器的硬件數(shù)量的效果。
若按照本發(fā)明，構成為作為第1和第2門裝置使用把輸入的互補信號調換其輸出位置并輸出的裝置，把第3邏輯裝置的輸出信號作為互補信號對，通過第3門裝置選擇該第3邏輯裝置的輸出信號對或來自前級的信號對li-1L、li-1H中之一，將其作為信號βiH、βiL向次級輸出，因此，具有能得到更高速工作的冗余2進制數(shù)加法器、在部分余數(shù)運算為臨界通路時通過采用該冗余2進制數(shù)加法器可進行高速除法運算處理的效果。
若按照本發(fā)明，構成為用傳輸門形成冗余2進制數(shù)加法器的第1～第3門裝置，因此，具有在低電源電壓時高速而且穩(wěn)定工作的效果。
若按照本發(fā)明，構成為加法部和減法部共用第1邏輯裝置、第2邏輯裝置和第1門裝置，形成冗余2進制數(shù)加減器，因此具有能得到硬件數(shù)量較少的除法裝置的效果。
若按照本發(fā)明，構成為用傳輸門形成各門裝置，因此，具有用數(shù)量較少的硬件就能實現(xiàn)在低電源電壓時高速而且穩(wěn)定工作的冗余2進制數(shù)加減器的效果。
若按照本發(fā)明，構成為利用根據(jù)來自商決定電路的控制信號進行加法運算工作和減法運算工作的轉換的附帶工作轉換功能的冗余2進制數(shù)加法器來代替冗余2進制數(shù)加法器和冗余2進制數(shù)減法器，因此，具有能得到硬件數(shù)量少的除法裝置的效果。
若按照本發(fā)明，構成為使用信號通路調換器根據(jù)來自商決定電路的控制信號來調換冗余2進制數(shù)加法器一方輸入的冗余2進制數(shù)的位對，因此，具有可以使冗余2進制數(shù)加法器變動不大而實現(xiàn)附帶工作轉換功能的冗余2進制數(shù)加法器的效果。
若按照本發(fā)明，構成為將第3邏輯裝置和第11邏輯裝置生成的加法用信號kaiL、laiL以及第8邏輯裝置和第12邏輯裝置生成的減法用信號ksiL和lsiL輸入到信號通路選擇裝置，根據(jù)控制信號選擇其中之一，據(jù)此生成送往第3門裝置的信號kiL和送往次級的信號liL、liH，因此，具有可以得到在速度上缺陷小并附帶工作轉換功能的冗余2進制數(shù)加法器的效果，這是因為信號通路的調換工作推遲、與冗余2進制數(shù)加法器前半部分的工作重疊，所以，與由輸入部進行信號通路的調換相比其速度上的缺陷小。
權利要求
1.一種除法裝置，其特征在于，包括商決定電路，根據(jù)第(j-1)個部分余數(shù)的高3位判定商位的符號，該部分余數(shù)是根據(jù)把-1用(0，1)、把0用(0，0)、把1用(1，0)來表示的冗余2進制數(shù)；冗余2進制數(shù)加法器，進行上述冗余2進制數(shù)的上述第(j-1)個部分余數(shù)和上述冗余2進制數(shù)的除數(shù)的加法運算；冗余2進制數(shù)減法器，進行從上述冗余2進制數(shù)的上述第(j-1)個部分余數(shù)減去上述冗余2進制數(shù)的除數(shù)的減法運算；和選擇電路，根據(jù)上述商決定電路的判定結果、選擇上述冗余2進制數(shù)加法器的輸出、輸入的上述第(j-1)個部分余數(shù)本身或者上述冗余2進制數(shù)減法器的輸出中的某一個，作為上述冗余2進制數(shù)的上述第j個部分余數(shù)輸出。
2.權利要求1所述的除法裝置，其特征在于，具有根據(jù)從除數(shù)的2倍值減去除數(shù)值構成冗余2進制數(shù)的位對、在進行除數(shù)的冗余2進制數(shù)化時把位對(1，1)變換成位對(0，0)的變換裝置。
3.權利要求1中所述的除法裝置，其特征在于，商決定電路包括進行第(j-1)個部分余數(shù)的最高位的冗余2進制數(shù)的零判定的第1零判定裝置；進行上述第(j-1)個部分余數(shù)的第2位的冗余2進制數(shù)的零判定的第2零判定裝置；根據(jù)上述第2零判定裝置的輸出、選擇上述第(j-1)個部分余數(shù)的第2位的冗余2進制數(shù)或第3位的冗余2進制數(shù)中的某一個的第1選擇裝置；根據(jù)上述第1零判定裝置的輸出、選擇上述第(j-1)個部分余數(shù)的最高位的冗余2進制數(shù)或上述第1選擇裝置的輸出信號中的某一個的第2選擇裝置。
4.權利要求3中所述的除法裝置，其特征在于，在商決定電路上附加進行第(j-1)個部分余數(shù)的第3位的冗余2進制數(shù)的零判定的第3零判定裝置；第6邏輯裝置，根據(jù)上述第3零判定裝置的輸出和第1、第2零判定裝置的輸出的邏輯值、輸出表示上述第(j-1)個部分余數(shù)的高3位的冗余2進制數(shù)都為0的信號。
5.從權利要求1到4中任何一項所述的除法裝置，其特征在于，冗余2進制數(shù)加法器包括生成表示除數(shù)的冗余2進制數(shù)位的翻轉值ei+L、ei-L的“與”及其翻轉值的信號對的第1邏輯裝置；生成表示部分余數(shù)的冗余2進制數(shù)位的翻轉值fi+L、fi-L的“與”及其翻轉值的信號對的第2邏輯裝置；生成基于上述除數(shù)的冗余2進制數(shù)位的翻轉值ei+L和部分余數(shù)的冗余2進制數(shù)位的翻轉值fi+L的邏輯值的信號的第3邏輯裝置；生成表示上述除數(shù)的冗余2進制數(shù)位的翻轉值ei-L和部分余數(shù)的冗余2進制數(shù)位的翻轉值fi-L的“與”及其翻轉值的信號對1iL、1iH并送至次級的第4邏輯裝置；從上述第2邏輯裝置的輸出信號根據(jù)上述第1邏輯裝置的輸出生成互補信號riH、riL的第1門裝置；根據(jù)上述第1門裝置的輸出信號riH、riL把來自前級上述第4邏輯裝置的信號1i-1L、1i-1H直接輸出或調換后輸出的第2門裝置；根據(jù)上述第1門裝置的輸出信號riH、riL從來自前級上述第4邏輯裝置的信號1i-1L、1i-1H或上述第3邏輯裝置的輸出信號生成互補信號對βiH、βiL并送至次級第3門裝置；以及從來自前級上述第3門裝置的信號βi-1H、βi-1L及上述第2門裝置的輸出信號生成該冗余2進制數(shù)加法器的加法運算輸出的冗余2進制數(shù)位的翻轉值hi+L、hi-L的第5邏輯裝置。
6.權利要求5中所述的除法裝置，其特征在于，冗余2進制數(shù)加法器的第1門裝置是根據(jù)第1邏輯裝置的輸出，選擇第2邏輯裝置的互補輸出信號之一并生成所選擇的信號riH及其翻轉信號riL的裝置；冗余2進制加法器的第2門裝置是根據(jù)上述第1門裝置的輸出信號riH、riL選擇從前級第4邏輯裝置送來的信號對li-1L、li-1H之一并生成所選擇的信號及其翻轉信號的裝置；冗余2進制加法器的第3門裝置是根據(jù)上述第1門裝置的輸出信號riH、riL選擇從上述前級第4邏輯裝置送來的信號li-1H或第3邏輯裝置輸出信號之一并生成所選擇的信號及其翻轉信號βi-1H、βi-1L的裝置。
7.權利要求5所述的除法裝置，其特征在于，冗余2進制數(shù)加法器的第3邏輯裝置是生成表示除數(shù)的冗余2進制數(shù)位的翻轉值ei+L和部分余數(shù)的冗余2進制數(shù)位的翻轉值fi+L的“與”及其翻轉值的信號對的裝置；冗余2進制加法器的第1門裝置是根據(jù)第1邏輯裝置的輸出把第2邏輯裝置輸出的互補信號對調換其輸出位置、使其真的信號作為信號riH、補的信號作為信號riL、或使真的信號作為信號riL、補的信號作為信號riH而輸出的裝置；冗余2進制加法器的第2門裝置是根據(jù)上述第1門裝置的輸出信號riH、riL將從前級第4邏輯裝置送來的信號對li-1L，li-1H調換其輸出位置而輸出的裝置；冗余2進制加法器的第3門裝置是根據(jù)上述第1門裝置的輸出信號riH、riL選擇從上述前級第4邏輯裝置送來的信號對li-1L、li-1H或從上述第3邏輯裝置輸出的信號對中之一，將其作為信號βiH、βiL向次級輸出的裝置。
8.權利要求7所述的除法裝置，其特征在于，冗余2進制數(shù)加法器的第1門裝置由第1邏輯裝置的輸出控制的傳輸門形成；冗余2進制加法器的第2門裝置和第3門裝置由上述第1門裝置的輸出控制的傳輸門形成。
9.從權利要求1到4中任何一項所述的除法裝置，其特征在于，由冗余2進制數(shù)加減器使冗余2進制數(shù)加法器和冗余2進制數(shù)減法器一體化，該冗余2進制數(shù)加減器包括生成表示除數(shù)的冗余2進制數(shù)位的翻轉值ei+L、ei-L的“與”及其翻轉值的信號對的第1邏輯裝置；生成表示部分余數(shù)的冗余2進制數(shù)位的翻轉值fi+L、fi-L的“與”及其翻轉值的信號對的第2邏輯裝置；生成基于上述除數(shù)的冗余2進制數(shù)位的翻轉值ei+L和部分余數(shù)的冗余2進制數(shù)位的翻轉值fi+L的邏輯值的信號的第3邏輯裝置；生成表示上述除數(shù)的冗余2進制數(shù)位的翻轉值ei-L和部分余數(shù)的冗余2進制數(shù)位的翻轉值fi-L的“與”及其翻轉值的信號對1aiL、1aiH并送至次級的第4邏輯裝置；根據(jù)上述第1邏輯裝置的輸出從上述第2邏輯裝置的輸出信號之一生成信號riH及其翻轉信號riL的第1門裝置；根據(jù)上述第1門裝置的輸出信號riH、riL把來自前級上述第4邏輯裝置的信號1ai-1L、1ai-1H直接輸出或調換后輸出的第2門裝置；根據(jù)上述第1門裝置的輸出信號riH、riL從來自前級上述第4邏輯裝置的信號1ai-1L、1ai-1H或上述第3邏輯裝置的輸出信號生成互補信號對βaiH、βaiL并送至次級的第3門裝置；由來自前級的上述第3門裝置的信號βai-1H、βai-1L及由上述第2門裝置的輸出信號生成加法運算輸出的冗余2進制數(shù)位的翻轉值hai+L、hai-L的第5邏輯裝置；輸入與上述第3邏輯裝置不在同一側的上述除數(shù)的冗余2進制數(shù)位的翻轉值或部分余數(shù)的冗余2進制數(shù)位的第8邏輯裝置；輸入與上述第4邏輯裝置不在同一側的上述除數(shù)的冗余2進制數(shù)位的翻轉值或部分余數(shù)的冗余2進制數(shù)位，生成表示其“與”及其翻轉值的信號對lsiL、lsiH的第9邏輯裝置；根據(jù)上述第1門裝置的信號riH、riL，把從前級上述第9邏輯裝置送來的信號1si-1L、1si-1H直接輸出或調換后輸出的第4門裝置；根據(jù)上述第1門裝置的輸出信號riH、riL，從前級上述第9邏輯裝置送來的信號lsi-1L、lsi-1H或上述第8邏輯裝置的輸出信號生成互補信號對βsiH、βsiL并送至次級的第5門裝置；從前級上述第5門裝置送來的信號βsi-1H、βsi-1L及從上述第4門裝置輸出的信號生成減法運算輸出的冗余2進制數(shù)位的翻轉值hsi+L、hsi-L的第10邏輯裝置。
10.權利要求9所述的除法裝置，其特征在于，冗余2進制數(shù)加減器的第3邏輯裝置和第8邏輯裝置是分別生成互補信號對的裝置；第1門裝置由受第1邏輯裝置的輸出控制，將輸入的信號對調換其輸出位置并輸出的傳輸門形成；第2門裝置由受上述第1門裝置的輸出控制，將來自前級的信號lai-1L、lai-1H調換其輸出位置并輸出的傳輸門形成；第3門裝置由受上述第1門裝置的輸出控制，選擇來自前級的信號lai-1L、lai-1H或上述第3邏輯裝置的輸出信號對中之一、將其作為信號βaiH、βaiL向次級輸出的傳輸門形成；第4門裝置由受上述第1門裝置的輸出控制，將來自前級的信號lsi-1L、lsi-1H調換成其輸出位置并輸出的傳輸門形成；第5門裝置由受上述第1門裝置的輸出控制，選擇來自前級的信號lsi-1L、lsi-1H或上述第8邏輯裝置的輸出信號對中之一、將其作為信號βsiH、βsiL向次級輸出的傳輸門形成。
11.一種除法裝置，其特征在于，包括商決定電路，根據(jù)第(j-1)個部分余數(shù)的高3位判定商位的符號，該部分余數(shù)是采用把-1用(0，1)、把0用(0，0)、把1用(1，0)來表示的冗余2進制數(shù)；附帶工作轉換功能的冗余2進制數(shù)加法器，根據(jù)上述商決定電路的判定結果轉換上述冗余2進制數(shù)的上述第(j-1)個部分余數(shù)與上述冗余2進制數(shù)的除數(shù)的加法運算工作和從上述冗余2進制數(shù)的上述第(j-1)個部分余數(shù)減去上述冗余2進制數(shù)的除數(shù)的減法運算工作；和選擇電路，根據(jù)上述商決定電路的判定結果，選擇上述附帶工作轉換功能的冗余2進制數(shù)加法器的輸出或輸入的上述第(j-1)個部分余數(shù)本身中的某一個，作為上述冗余2進制數(shù)的第j個部分余數(shù)而輸出。
12.權利要求11所述的除法裝置，其特征在于，附帶工作轉換功能的冗余2進制數(shù)加法器包括進行上述冗余2進制數(shù)的第(j-1)個部分余數(shù)與上述冗余2進制數(shù)的除數(shù)的加法運算的冗余2進制數(shù)加法器；和信號通路調換器，在向上述冗余2進制數(shù)加法器輸入第(j-1)個部分余數(shù)或除數(shù)時，根據(jù)商決定電路的判定結果調換其一方的冗余2進制數(shù)的位對。
13.權利要求11所述的除法裝置，其特征在于，附帶工作轉換功能的冗余2進制數(shù)加法器包括生成表示除數(shù)的冗余2進制數(shù)位的翻轉值ei+L、ei-L的“與”及其翻轉值的信號對的第1邏輯裝置；生成表示部分余數(shù)的冗余2進制數(shù)位的翻轉值fi+L、fi-L的“與”及其翻轉值的信號對的第2邏輯裝置；生成基于上述除數(shù)的冗余2進制數(shù)位的翻轉值ei+L和部分余數(shù)的冗余2進制數(shù)位的翻轉值fi+L的邏輯值的信號kaiL的第3邏輯裝置；生成基于上述除數(shù)的冗余2進制數(shù)位的翻轉值ei-L和部分余數(shù)的冗余2進制數(shù)位的翻轉值fi-L的邏輯值的信號1aiL的第11邏輯裝置；輸入與上述第3邏輯裝置不在同一側的上述除數(shù)的冗余2進制數(shù)位的翻轉值或部分余數(shù)的冗余2進制數(shù)，生成基于其邏輯值的信號ksiL的第8邏輯裝置；輸入與上述第4邏輯裝置不在同一側的上述除數(shù)的冗余2進制數(shù)位的翻轉值或部分余數(shù)的冗余2進制數(shù)，生成基于其邏輯值的信號1aiL的第12邏輯裝置；根據(jù)控制信號，選擇上述信號kaiL和ksiL之一、以及上述信號1aiL和1siL之一，生成信號kiL和信號1iL、并將上述信號1iL向次級送出的信號通路選擇裝置；將上述信號1iL翻轉，生成信號1iH，并將其送往次級的邏輯翻轉裝置；根據(jù)上述第1邏輯裝置的輸出，從上述第2邏輯裝置的輸出信號生成信號riH及其互補信號riL的第1門裝置；根據(jù)上述第1門裝置的輸出信號riH、riL，把從前級上述信號通路選擇裝置和邏輯翻轉裝置送來的信號1i-1L、1i-1H直接輸出或調換后輸出的第2門裝置；根據(jù)上述第1門裝置的輸出信號riH、riL，從前級上述信號通路選擇裝置和邏輯翻轉裝置送來的信號1i-1L、1i-1H或來自上述信號通路選擇裝置的信號kiL生成互補信號對βiH、βiL，并送至次級的第3門裝置；以及從前級的上述第3門裝置送來的信號βi-1H、βi-1L及從上述第2門裝置輸出的信號，生成該附帶工作轉換功能的冗余2進制數(shù)加法器的輸出信號的冗余2進制數(shù)位的翻轉值hi+L、hi-L的第5邏輯裝置。
全文摘要
由于在部分余數(shù)的運算系統(tǒng)和商決定系統(tǒng)中表示冗余2進制數(shù)的位排列不同,所以,有必要在商決定之前進行冗余2進制數(shù)的變換,由此引起的延遲使除法運算處理不能高速化。本發(fā)明在商決定電路1、冗余2進制數(shù)加法器2、冗余2進制數(shù)減法器3和選擇電路4的所有處理中,采用了以(01,00,10)表示(－1,0,1)的冗余2進制數(shù)。從而達到除法運算的高速化。
文檔編號G06F7/535GK1182911SQ9711295
公開日1998年5月27日 申請日期1997年6月9日 優(yōu)先權日1996年11月1日
發(fā)明者鈴木弘明 申請人:三菱電機株式會社