專(zhuān)利名稱(chēng)：用于處理器類(lèi)型和總線(xiàn)協(xié)議變化的通用結(jié)構(gòu)的計(jì)算機(jī)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及到高性能計(jì)算機(jī)系統(tǒng)，尤其涉及到與供先進(jìn)微處理器使用的總線(xiàn)相關(guān)的信令協(xié)議和運(yùn)算請(qǐng)求。
越來(lái)越先進(jìn)的微處理器和相關(guān)的總線(xiàn)結(jié)構(gòu)正以迅速的步伐持續(xù)發(fā)展。例如，加洲Santa Clala的Intel公司在對(duì)其先前生產(chǎn)的Pentium處理器的市場(chǎng)需求仍在繼續(xù)擴(kuò)大的時(shí)候最近介紹了他們最新的處理器，即Pentium ProTM。Pentium ProTM處理器在性能方面極大地超過(guò)了先前生產(chǎn)的Pentium處理器，并且它引進(jìn)了一種新的高性能，即流水線(xiàn)系統(tǒng)總線(xiàn)結(jié)構(gòu)。
對(duì)于那些既希望根據(jù)最新總線(xiàn)結(jié)構(gòu)設(shè)計(jì)系統(tǒng)、又希望在先前生產(chǎn)的處理器或具有其它總線(xiàn)結(jié)構(gòu)的處理器的基礎(chǔ)上調(diào)整處理器設(shè)計(jì)的計(jì)算機(jī)系統(tǒng)研制者來(lái)講出現(xiàn)了一種進(jìn)退兩難的境地。例如，很多的系統(tǒng)設(shè)計(jì)者喜歡將他們的計(jì)算機(jī)系統(tǒng)設(shè)計(jì)得能夠與Intel公司的新Pentium ProTM總線(xiàn)相兼容，以便利用藝術(shù)特性的狀態(tài)(state of art feature)，但是，他還必須滿(mǎn)足當(dāng)前市場(chǎng)對(duì)與Pentium處理器結(jié)構(gòu)兼容性的要求。這通常意味著系統(tǒng)處理器必須具有與根據(jù)為Pentium處理器設(shè)計(jì)的總線(xiàn)結(jié)構(gòu)相同的引出線(xiàn)和/或操作。
遺憾的是，PentimTM處理器的總線(xiàn)信令協(xié)議與Pentim處理器的總線(xiàn)信令協(xié)議根本不同。結(jié)果是系統(tǒng)研制者必須作出不能夠令人滿(mǎn)意的選擇，即或者是保持與主要處理器設(shè)計(jì)的兼容性，同時(shí)放棄與藝術(shù)總線(xiàn)結(jié)構(gòu)相關(guān)的優(yōu)點(diǎn)，或者是由于廣大消費(fèi)者基于以Pentim處理器為基礎(chǔ)的系統(tǒng)而以減少市場(chǎng)接受能力為代價(jià)，根據(jù)PentiumTM處理器的先進(jìn)總線(xiàn)結(jié)構(gòu)的信令協(xié)議設(shè)計(jì)他們的系統(tǒng)。因此，需要一種計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)，它能夠適應(yīng)處理器類(lèi)型的變化，從而使每個(gè)處理器類(lèi)型能夠使用其它的總線(xiàn)結(jié)構(gòu)。
如將要看到的，本發(fā)明通過(guò)提供一個(gè)包括經(jīng)過(guò)一個(gè)標(biāo)準(zhǔn)計(jì)算機(jī)總線(xiàn)接口耦合到主機(jī)上的處理器子系統(tǒng)(或模塊)的通用計(jì)算機(jī)結(jié)構(gòu)克服了現(xiàn)有技術(shù)中存在的問(wèn)題。本發(fā)明提供了與處理器類(lèi)型廣泛變化的兼容性，同時(shí)不需要對(duì)基本系統(tǒng)結(jié)構(gòu)做任何修改。本發(fā)明優(yōu)先允許在前生產(chǎn)的處理器(例如，Pentium處理器)以無(wú)間隙方式傳輸信息給/從耦合到高性能(例如，PentiumTM處理器)系統(tǒng)上的模塊。
本發(fā)明設(shè)計(jì)一種通用計(jì)算機(jī)結(jié)構(gòu)，包括一個(gè)處理器子系統(tǒng)，該子系統(tǒng)包括一個(gè)處理器和一個(gè)供支持標(biāo)準(zhǔn)系統(tǒng)總線(xiàn)的主機(jī)系統(tǒng)使用的總線(xiàn)轉(zhuǎn)換裝置。標(biāo)準(zhǔn)總線(xiàn)接口提供到系統(tǒng)總線(xiàn)的連接，并允許處理器系統(tǒng)和總線(xiàn)間的通信。所述主機(jī)包括諸如主處理器、主存儲(chǔ)器以及外圍裝置等部件。子系統(tǒng)內(nèi)的處理器根據(jù)不同于主處理器標(biāo)準(zhǔn)總線(xiàn)接口的特殊總線(xiàn)接口工作?？偩€(xiàn)轉(zhuǎn)換裝置提供主機(jī)系統(tǒng)標(biāo)準(zhǔn)總線(xiàn)接口和所述處理器特殊總線(xiàn)接口之間的轉(zhuǎn)換。
在一個(gè)實(shí)施例中，處理器子系統(tǒng)被置于可以被插入或嵌入到主計(jì)算機(jī)系統(tǒng)一個(gè)槽中的卡上。所述卡包括一個(gè)處理器，該處理器以不同于系統(tǒng)總線(xiàn)信令協(xié)議的特殊信令協(xié)議工作?？偩€(xiàn)轉(zhuǎn)換裝置被耦合到處理器的多個(gè)引線(xiàn)和所述卡的標(biāo)準(zhǔn)總線(xiàn)接口上，從而使它被連接到系統(tǒng)總線(xiàn)上?？偩€(xiàn)轉(zhuǎn)換裝置將系統(tǒng)總線(xiàn)的信令協(xié)議轉(zhuǎn)換成處理器子系統(tǒng)的信令協(xié)議或做相反的轉(zhuǎn)換。與處理器子系統(tǒng)連接的主機(jī)系統(tǒng)可以支持獨(dú)立模塊的變化。這些獨(dú)立模塊可以包括附加的處理器、諸如直接存儲(chǔ)器存取(DMA)裝置的公知裝置或其它子系統(tǒng)。這些模塊在一個(gè)實(shí)施例中通過(guò)流水線(xiàn)系統(tǒng)總線(xiàn)彼此相互通信。耦合到流水線(xiàn)總線(xiàn)的模塊被分類(lèi)成對(duì)稱(chēng)模塊或優(yōu)先權(quán)模塊。對(duì)稱(chēng)模塊根據(jù)循環(huán)優(yōu)先權(quán)算法支持分布式判優(yōu)法。
處理器子系統(tǒng)被分類(lèi)成在流水線(xiàn)上的對(duì)稱(chēng)模塊，并根據(jù)循環(huán)優(yōu)先權(quán)算法代表處理器請(qǐng)求總線(xiàn)所有權(quán)，在一個(gè)特定實(shí)施例中，可以使用一種循環(huán)算法。在大多數(shù)情況下，優(yōu)先權(quán)模塊通過(guò)在總線(xiàn)上傳送優(yōu)先權(quán)請(qǐng)求信號(hào)直接得到覆蓋任一對(duì)稱(chēng)模塊的總線(xiàn)所有權(quán)。
通過(guò)下面結(jié)合附圖的詳細(xì)描述可以對(duì)本發(fā)明作出更加詳細(xì)的理解，但是，本發(fā)明并不局限于這些特定實(shí)施例，它們僅被用于解釋和理解本發(fā)明。


圖1示出了Pentium處理器的引出線(xiàn)；圖2的方框圖示出了本發(fā)明的一個(gè)實(shí)施例；圖3示出了在一個(gè)包括經(jīng)過(guò)高性能總線(xiàn)相互耦合的多個(gè)模塊的計(jì)算機(jī)系統(tǒng)中本發(fā)明的一個(gè)實(shí)施例；圖4示出了圖2所示總線(xiàn)轉(zhuǎn)換裝置一個(gè)實(shí)施例的概念性方框圖；圖5示出了圖4所示判優(yōu)轉(zhuǎn)換電路的一個(gè)實(shí)施例；
圖6的方框圖示出了圖4所示輸出請(qǐng)求轉(zhuǎn)換電路的一個(gè)實(shí)施例；圖7示出了圖4所示總線(xiàn)鎖定轉(zhuǎn)換器的一個(gè)實(shí)施例；圖8示出了圖4所示輸入請(qǐng)求轉(zhuǎn)換器的一個(gè)實(shí)施例；圖9的方框圖示出了圖4所示高速緩存一致性控制單元的一個(gè)實(shí)施例；和圖10示出了在本發(fā)明一個(gè)實(shí)施例中使用的總線(xiàn)請(qǐng)求協(xié)議轉(zhuǎn)換邏輯單元。
上面描述了通用計(jì)算機(jī)結(jié)構(gòu)。根據(jù)本發(fā)明，處理器子系統(tǒng)和具有相關(guān)系統(tǒng)總線(xiàn)結(jié)構(gòu)的主機(jī)系統(tǒng)進(jìn)行通信。所述處理器子系統(tǒng)包括一個(gè)與用于將該處理器的信令協(xié)議轉(zhuǎn)換成系統(tǒng)總線(xiàn)信令協(xié)議的總線(xiàn)轉(zhuǎn)換裝置一起置于一個(gè)插入卡上的處理器。在下面的描述中，為了對(duì)本發(fā)明提供一個(gè)完整的理解，對(duì)諸如模塊類(lèi)型、邏輯塊、信號(hào)連接等作了一些特殊詳細(xì)說(shuō)明。具有數(shù)據(jù)處理方面普通技術(shù)的專(zhuān)業(yè)人員將會(huì)理解，本發(fā)明不需要這些詳細(xì)的說(shuō)明也能夠?qū)崿F(xiàn)。在其它的例子中，為了避免使本發(fā)明變不清楚，公知的信號(hào)定時(shí)、部件和電路不再描述。
計(jì)算機(jī)方面的普通技術(shù)人員很清楚，下面的描述中包含有各種各樣的術(shù)語(yǔ)，這些術(shù)語(yǔ)表示相關(guān)領(lǐng)域中一些特殊的規(guī)定。例如，術(shù)語(yǔ)“標(biāo)準(zhǔn)的總線(xiàn)接口”是一般專(zhuān)業(yè)人員公知的，該術(shù)語(yǔ)意味著模塊和總線(xiàn)之間的信號(hào)傳輸遵守一個(gè)經(jīng)過(guò)所述系統(tǒng)施加的通用信令協(xié)議。同時(shí)，標(biāo)準(zhǔn)總線(xiàn)接口不必涉及由各種專(zhuān)業(yè)組織制定的各種類(lèi)型的工業(yè)標(biāo)準(zhǔn)。另外，可以根據(jù)一定數(shù)量標(biāo)準(zhǔn)中的任何一個(gè)選擇所述接口。借助于舉例，披露了本發(fā)明的一個(gè)實(shí)施例，在該實(shí)施例中，標(biāo)準(zhǔn)總線(xiàn)接口是以高性能總線(xiàn)接口為基礎(chǔ)的，該標(biāo)準(zhǔn)總線(xiàn)接口提供了與現(xiàn)有處理器生產(chǎn)的逆向兼容性。在其它的例子中，標(biāo)準(zhǔn)總線(xiàn)接口可以基于相對(duì)簡(jiǎn)單的總線(xiàn)接口，以便減少成本或通過(guò)減少部件復(fù)雜性支持較高數(shù)量的市場(chǎng)。
圖1示出了Intel公司的Pentium微處理器。利用背景技術(shù)詳細(xì)解釋圖1所示信號(hào)的操作和功能，并能夠在很多公開(kāi)出版物中獲得與Pentium微處理器相關(guān)的信令協(xié)議。例如，在一本由Addison-Wesley出版公司(1995年)出版、由Don Anderson和Tom Shanley撰寫(xiě)、名稱(chēng)為“Pentium處理器系統(tǒng)結(jié)構(gòu)，第二版”的書(shū)中包含了這種描述。
雖然在關(guān)于本發(fā)明實(shí)施例中的下面討論涉及了Pentium微處理器，但是，應(yīng)當(dāng)理解，現(xiàn)在存在、將來(lái)還會(huì)出現(xiàn)使用其它內(nèi)部結(jié)構(gòu)并同時(shí)保持與Pentium微處理器引線(xiàn)兼容的其它微處理器。類(lèi)似的，其它處理器提供具有類(lèi)似功能的信號(hào)并被設(shè)計(jì)成具有不同的引出線(xiàn)，但是，它們保留了與規(guī)定給Pentium微處理器總線(xiàn)結(jié)構(gòu)的兼容性。
因此，本發(fā)明中涉及Pentium微處理器的內(nèi)容將考慮包括這些等同物。為了將其置入其它方式，本發(fā)明不局限于Pentium微處理器，并且，本發(fā)明可以利用使用各種數(shù)據(jù)處理器裝置的任何一種加以實(shí)現(xiàn)。另外，當(dāng)在Pentium ProTM處理器結(jié)構(gòu)基礎(chǔ)上從主機(jī)系統(tǒng)的角度來(lái)描述本發(fā)明時(shí)，本專(zhuān)業(yè)技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員應(yīng)當(dāng)理解，具有不同結(jié)構(gòu)的處理器可以很容易地獲得由本發(fā)明所提供的益處。
現(xiàn)在參看圖2，該圖示出了本發(fā)明一個(gè)實(shí)施例的高級(jí)方框圖。在圖2所示的實(shí)施例中，多個(gè)集成電路器件被安裝或置于一個(gè)印刷電路插件(PCB)(或模塊)200上。插件200包括沿線(xiàn)17耦合到一個(gè)或多個(gè)高速緩存12上的處理器11。插件200還包括經(jīng)過(guò)線(xiàn)18連接到處理器11的總線(xiàn)轉(zhuǎn)換裝置15?？偩€(xiàn)轉(zhuǎn)換裝置15接下來(lái)被連接到系統(tǒng)總線(xiàn)101。在所描述的實(shí)施例中，系統(tǒng)總線(xiàn)101包括具有標(biāo)準(zhǔn)總線(xiàn)接口的高性能流水線(xiàn)總線(xiàn)。
數(shù)據(jù)、地址和控制線(xiàn)19、13和16可以直接從處理器11分別連接到系統(tǒng)總線(xiàn)101(未示出)上，或經(jīng)過(guò)轉(zhuǎn)換裝置15另外耦合。
如更加詳細(xì)描述的，總線(xiàn)轉(zhuǎn)換裝置15用于將與處理器11相關(guān)的總線(xiàn)信令協(xié)議和電子特性轉(zhuǎn)換成與系統(tǒng)總線(xiàn)101相關(guān)的信令協(xié)議和電子特性，或者相反。利用這種方式，信息可以在處理器和耦合到系統(tǒng)總線(xiàn)101上的其它模塊之間進(jìn)行傳輸。(注意，信號(hào)線(xiàn)14試圖表示可以有其它的輸入/輸出線(xiàn)被連接到耦合到包括在所述插件其它裝置上的處理器11上，例如，線(xiàn)14可以包括時(shí)鐘輸入信號(hào)、運(yùn)算電位提供線(xiàn)以及到附加集成電路的連線(xiàn)等)。
現(xiàn)在參看圖3，這里，示出了在一個(gè)計(jì)算機(jī)系統(tǒng)中本發(fā)明的一個(gè)實(shí)施例，該計(jì)算機(jī)系統(tǒng)包括耦合到高性能總線(xiàn)101上的多個(gè)模塊。在圖3所示的實(shí)施例中，總線(xiàn)101包括具有諸如為Pentium ProTM處理器設(shè)計(jì)的一種結(jié)構(gòu)的流水線(xiàn)總線(xiàn)。所示處理器插件200具有沿一個(gè)緣配置的多個(gè)接口端子。這些端子被利用一組相應(yīng)端子連線(xiàn)插入到具有一個(gè)槽縫的耦合連接器上。例如，這種機(jī)構(gòu)可以表示一種通過(guò)計(jì)算機(jī)系統(tǒng)內(nèi)可以獲得的一個(gè)槽縫連接到母板上的子板。這種結(jié)構(gòu)允許高性能總線(xiàn)101被連接到一定數(shù)量的處理器插件上，其中的每個(gè)處理器都可以包括各種不同處理器中的一種。
如能夠看到的，處理器插件200包括耦合到高速緩存12a-12c并經(jīng)過(guò)總線(xiàn)轉(zhuǎn)換裝置15與總線(xiàn)101互聯(lián)的處理器(PA)11。耦合到總線(xiàn)101上的其它裝置包括總線(xiàn)主控器205、直接存儲(chǔ)器存取(DMA)裝置202、I/O裝置207、擴(kuò)展裝置203和被安置成一個(gè)群集器206的一組處理器(PB)。借助于這個(gè)例子，處理器PB可以包括與流水線(xiàn)總線(xiàn)101的總線(xiàn)結(jié)構(gòu)兼容的Pentium ProTM處理器。這樣，在圖3的計(jì)算機(jī)系統(tǒng)中示出了一種多處理器(MP)系統(tǒng)。
為下面描述的目的，可以考慮將高性能總線(xiàn)設(shè)計(jì)成Intel公司的PentiumProTM處理器總線(xiàn)。在公開(kāi)出版物“Pentium ProTM開(kāi)發(fā)手冊(cè)、卷1說(shuō)明”(1996)中設(shè)置了與Pentium ProTM處理器總線(xiàn)相關(guān)的信令協(xié)議，通過(guò)調(diào)用1-800-879-4683可以從Intel公司獲得這種公開(kāi)，并且，這種公開(kāi)在這里一并作為參考。但是，為了更好理解本發(fā)明的某些方面，當(dāng)屬于本發(fā)明時(shí)，Pentium ProTM處理器總線(xiàn)的各種特性將予以討論。
首先，應(yīng)當(dāng)理解，根據(jù)Pentium ProTM處理器總線(xiàn)的總線(xiàn)判優(yōu)協(xié)議，存在有兩種總線(xiàn)模塊對(duì)稱(chēng)模塊和優(yōu)先級(jí)模塊。對(duì)稱(chēng)模塊使用循環(huán)(即循環(huán)優(yōu)先級(jí))算法支持清楚的分布式判優(yōu)法。每個(gè)對(duì)稱(chēng)模塊具有在RESET狀態(tài)指定的唯一識(shí)別符(ID)；反映關(guān)于下一個(gè)判優(yōu)事件最低優(yōu)先級(jí)中對(duì)稱(chēng)模塊的旋轉(zhuǎn)ID值和表示“忙”或“閑”狀態(tài)的對(duì)稱(chēng)模塊所有權(quán)狀態(tài)指示符。例如，在圖3所示的實(shí)施例中，處理器200是作為一個(gè)耦合到總線(xiàn)101上的服務(wù)對(duì)稱(chēng)模塊出現(xiàn)的。
在諸如圖3所示的一般系統(tǒng)結(jié)構(gòu)中，對(duì)稱(chēng)模塊包括諸如耦合到總線(xiàn)101上的單獨(dú)的或被組織成群集器206的處理器PB、總線(xiàn)主控器205以及各種擴(kuò)展裝置203等。在圖3所示的計(jì)算機(jī)系統(tǒng)中，由于需要到存儲(chǔ)器的直接通路，所以，直接存儲(chǔ)器存取(DMA)裝置202可以用做高優(yōu)先級(jí)模塊。在其它的機(jī)構(gòu)中，優(yōu)先級(jí)模塊可以包括高優(yōu)先級(jí)判優(yōu)程序，用于代表如圖3所示I/O塊207的多I/O裝置進(jìn)行判優(yōu)。
所述判優(yōu)事件是一種處理，通過(guò)這種處理，確定和改變一個(gè)新對(duì)稱(chēng)總線(xiàn)的所有者。在每個(gè)判優(yōu)事件中，具有最高優(yōu)先級(jí)的對(duì)稱(chēng)模塊變成對(duì)稱(chēng)所有者。注意，由于具有比任一一對(duì)稱(chēng)所有者都高優(yōu)先級(jí)的優(yōu)先級(jí)模塊可以從對(duì)稱(chēng)模塊中搶奪總線(xiàn)所有權(quán)，所以，對(duì)稱(chēng)所有者不必須是整個(gè)總線(xiàn)的所有者。一旦優(yōu)先級(jí)模塊對(duì)總線(xiàn)判優(yōu)，就避免了對(duì)稱(chēng)所有者進(jìn)入新的請(qǐng)求相位，除非這個(gè)新的事物是正在進(jìn)行總線(xiàn)鎖定操作的一部分?？偩€(xiàn)鎖定操作是一種不能夠被中斷的自動(dòng)操作。這種總線(xiàn)操作的一個(gè)例子是讀-改-寫(xiě)循環(huán)。
現(xiàn)在參考圖4，這里示出了先前示于圖2和3的總線(xiàn)轉(zhuǎn)換裝置15的一個(gè)實(shí)施例的概念性方框圖。虛線(xiàn)10和100分別表示位于處理器11和總線(xiàn)101中轉(zhuǎn)換器15之間的總線(xiàn)信號(hào)接口。本專(zhuān)業(yè)技術(shù)領(lǐng)域內(nèi)的專(zhuān)業(yè)人員可以理解當(dāng)需要變換和轉(zhuǎn)換與各總線(xiàn)接口相關(guān)的電壓和邏輯電平時(shí)，接口10和100中的每一個(gè)都可以包括數(shù)據(jù)和地址鎖存電路、電壓變換電路、信號(hào)轉(zhuǎn)換邏輯等。
在與流水線(xiàn)總線(xiàn)101連接的總線(xiàn)接口100的情況下，其中鎖包括的有接口單元按序隊(duì)列(10Q)70。該10Q70是一個(gè)與Pentium ProTM處理器總線(xiàn)相關(guān)的標(biāo)準(zhǔn)邏輯塊，用于跟蹤總線(xiàn)101的狀態(tài)。所有總線(xiàn)模塊保持相同的10Q狀態(tài)，以便跟蹤發(fā)給所述總線(xiàn)的每個(gè)事物。當(dāng)事物被發(fā)給所述總線(xiàn)時(shí)，它還進(jìn)入每個(gè)模塊的10Q。
10Q的深度受到總線(xiàn)上能夠同時(shí)有多少按序事物未被解決的限制。由于事物以與它們被發(fā)出的相同順序接收它們的響應(yīng)和數(shù)據(jù)，所以，在10Q頂點(diǎn)的事物是進(jìn)入所述響應(yīng)和數(shù)據(jù)相位的下一個(gè)事物。在響應(yīng)相位完成之后，事物被從10Q中刪除。所述10Q還可以響應(yīng)作為其它總線(xiàn)協(xié)議信號(hào)的諸如HIT#/HITM#，DRDY#，DBSY#的傳送信號(hào)。但是，10Q的故障深度是8，總線(xiàn)模塊可以通過(guò)激活RESET#上的引線(xiàn)A7#將10Q的深度構(gòu)成為1。
總線(xiàn)轉(zhuǎn)換裝置15包括一個(gè)總線(xiàn)判優(yōu)轉(zhuǎn)換器(BAC)60，用于轉(zhuǎn)換與不同總線(xiàn)協(xié)議相關(guān)的判優(yōu)信號(hào)。例如，BAC60允許處理器11通過(guò)具有它自己被適當(dāng)轉(zhuǎn)換成與總線(xiàn)101相關(guān)的總線(xiàn)協(xié)議的判優(yōu)信號(hào)而獲得對(duì)流水線(xiàn)總線(xiàn)101的控制或所有權(quán)。
圖5示出了總線(xiàn)判優(yōu)轉(zhuǎn)換器60的詳細(xì)方框圖。BAC60包括模塊識(shí)別符(ID)確定狀態(tài)機(jī)構(gòu)61、對(duì)稱(chēng)所有者確定狀態(tài)機(jī)構(gòu)62、暫停確認(rèn)邏輯63和總線(xiàn)請(qǐng)求邏輯64。很清楚，在系統(tǒng)總線(xiàn)的對(duì)稱(chēng)判優(yōu)方案中，每個(gè)請(qǐng)求對(duì)總線(xiàn)進(jìn)行訪(fǎng)問(wèn)的模塊都必須確認(rèn)一個(gè)適當(dāng)?shù)恼?qǐng)求(BREQ#)信號(hào)。例如，處理器11可以指出它試圖通過(guò)根據(jù)處理器11的總線(xiàn)協(xié)議驅(qū)動(dòng)BREQ#信號(hào)向總線(xiàn)101傳送一個(gè)請(qǐng)求。
信號(hào)BREQ、LOCK#和HLDA被從總線(xiàn)請(qǐng)求邏輯64輸入給處理器11。(注意，當(dāng)利用循環(huán)符號(hào)#確認(rèn)時(shí)，每個(gè)信號(hào)處于邏輯低狀態(tài)，例如當(dāng)處理器11執(zhí)行一個(gè)自動(dòng)事物時(shí)，LOCK#信號(hào)被確認(rèn))。
BREQ信號(hào)是由處理器11確認(rèn)的總線(xiàn)請(qǐng)求輸出，用于通知總線(xiàn)請(qǐng)求邏輯64它需要獲得總線(xiàn)101的所有權(quán)，以便執(zhí)行總線(xiàn)周期。HLDA信號(hào)是一個(gè)由處理器11確認(rèn)的保存肯定輸出，用于通知其它請(qǐng)求裝置它不再擁有所述總線(xiàn)。根據(jù)與處理器11相關(guān)的總線(xiàn)協(xié)議，HLDA不被確認(rèn)，直到所有未完成總線(xiàn)周期(即在前已經(jīng)被流水線(xiàn)傳送的總線(xiàn)周期)被完成為止?？偩€(xiàn)請(qǐng)求邏輯64將由處理器11產(chǎn)生的總線(xiàn)請(qǐng)求信號(hào)轉(zhuǎn)換成與和系統(tǒng)總線(xiàn)101的協(xié)議相關(guān)的總線(xiàn)請(qǐng)求信號(hào)兼容的BREQ#
信號(hào)。
在一個(gè)實(shí)施例中，總線(xiàn)判優(yōu)轉(zhuǎn)換器60根據(jù)在Pentium ProTM處理器總線(xiàn)上執(zhí)行的循環(huán)判優(yōu)方案獲得作為對(duì)稱(chēng)模塊的總線(xiàn)101的所有權(quán)。為了適當(dāng)?shù)剡B接到總線(xiàn)101上，每個(gè)對(duì)稱(chēng)模塊必須被指定一個(gè)對(duì)稱(chēng)模塊識(shí)別符(ID)。這是模塊ID確定最后狀態(tài)機(jī)構(gòu)61的目的。根據(jù)電源的接通或復(fù)位，對(duì)稱(chēng)模塊ID確定狀態(tài)機(jī)構(gòu)61接收BREQ#[3∶0]信號(hào)線(xiàn)，以便確定指定給處理器插件200的模塊ID。模塊ID信息被提供給對(duì)稱(chēng)所有者確定狀態(tài)機(jī)構(gòu)62。
未獲得系統(tǒng)總線(xiàn)101的所有權(quán)，對(duì)稱(chēng)模塊BREQ#
信號(hào)被確認(rèn)，和對(duì)稱(chēng)所有者確定狀態(tài)機(jī)構(gòu)62檢查總線(xiàn)的狀態(tài)，以便指出根據(jù)Pentium ProTM處理器總線(xiàn)的總線(xiàn)協(xié)議可以獲得作為對(duì)稱(chēng)模塊的所有權(quán)的時(shí)間。與系統(tǒng)總線(xiàn)101相關(guān)的總線(xiàn)判優(yōu)信號(hào)包括BREQ#[3∶0]、BPRI#、LOCK#(示于圖7)和RESET#。BREQ#[3∶0]總線(xiàn)信號(hào)被以旋轉(zhuǎn)方式連接到包括處理器插件200的總線(xiàn)轉(zhuǎn)換器15在內(nèi)的對(duì)稱(chēng)模塊上。在電源接通或RESET期間，這個(gè)配置利用唯一模塊ID初始化每個(gè)對(duì)稱(chēng)模塊?？偩€(xiàn)1信號(hào)BREQ#[3∶0]提供一個(gè)機(jī)構(gòu)，利用該機(jī)構(gòu)，單獨(dú)的對(duì)稱(chēng)模塊傳送和接收總線(xiàn)所有權(quán)請(qǐng)求，以便判優(yōu)系統(tǒng)總線(xiàn)101的所有權(quán)。
BPRI#信號(hào)是一個(gè)優(yōu)先權(quán)請(qǐng)求信號(hào)，對(duì)稱(chēng)模塊利用該信號(hào)接收來(lái)自一個(gè)高優(yōu)先權(quán)總線(xiàn)模塊的總線(xiàn)所有權(quán)請(qǐng)求。例如，BPRI#信號(hào)可以由一個(gè)優(yōu)先權(quán)模塊確認(rèn)，以便使它能夠?qū)偩€(xiàn)101的直接所有權(quán)進(jìn)行判優(yōu)。耦合到總線(xiàn)101上的對(duì)稱(chēng)模塊接收BPRI#信號(hào)，以表示該優(yōu)先權(quán)模塊正在請(qǐng)求總線(xiàn)所有權(quán)。
在總線(xiàn)101判優(yōu)事件的基礎(chǔ)上，如果處理器200具有系統(tǒng)中當(dāng)前最高的優(yōu)先權(quán)，那么，它可以變成總線(xiàn)的對(duì)稱(chēng)所有者。優(yōu)先權(quán)模塊可以連續(xù)地請(qǐng)求總線(xiàn)并獲得對(duì)處理器插件的所有權(quán)。例如，除非處理器200正在執(zhí)行一個(gè)原子事物和已經(jīng)具有被確認(rèn)的LOCK#信號(hào)，否則，I/O裝置(見(jiàn)圖3)可以通過(guò)確認(rèn)BPRI#從子插件200獲得總線(xiàn)所有權(quán)。當(dāng)然，處理器插件200可以在另一個(gè)實(shí)施例中被指定一個(gè)優(yōu)先權(quán)模塊。
保存確認(rèn)邏輯63被耦合，以便接收來(lái)自總線(xiàn)101的BPRI#信號(hào)，AHOLD信號(hào)被輸入給處理器11。當(dāng)在總線(xiàn)101上確認(rèn)BPRI#信號(hào)時(shí)，這意味著一個(gè)高優(yōu)先權(quán)模塊正在被插入以獲得總線(xiàn)的所有權(quán)，響應(yīng)BPRI#信號(hào)，保存確認(rèn)邏輯63通知處理器11不要再發(fā)出任何更多的請(qǐng)求。
注意，AHOLD(地址保存)信號(hào)使處理器11中止驅(qū)動(dòng)它的地址總線(xiàn)，從而使處理器11不能夠控制總線(xiàn)周期。因此，HOLD和AHOLD信號(hào)的驅(qū)動(dòng)允許總線(xiàn)轉(zhuǎn)換裝置15在總線(xiàn)101上與其它對(duì)稱(chēng)模塊一起工作。這迫使處理器11通過(guò)缺省不再擁有所述總線(xiàn)，而在Pentium處理器的總線(xiàn)結(jié)構(gòu)中，處理器通過(guò)缺省擁有所述總線(xiàn)。在具有多處理器或模塊的系統(tǒng)結(jié)構(gòu)中，HOLD和AHOLD信號(hào)的使用排除了兩個(gè)或多個(gè)處理器彼此反饋的可能性，借此導(dǎo)致“生命鎖定”狀態(tài)。
總線(xiàn)請(qǐng)求邏輯64也產(chǎn)生輸入給處理器11的BOFF#信號(hào)，用于使處理器11直接放棄在一個(gè)高優(yōu)先權(quán)模塊使用BPRI#信號(hào)請(qǐng)求總線(xiàn)所有權(quán)事件中的總線(xiàn)控制。在BOFF#信號(hào)被消除之后，處理器11重新開(kāi)始整個(gè)總線(xiàn)周期。
在另一個(gè)實(shí)施例中，處理器插件200在計(jì)算機(jī)系統(tǒng)中被用做一個(gè)高優(yōu)先權(quán)模塊，而不是一個(gè)對(duì)稱(chēng)模塊。
參看圖4和6，總線(xiàn)轉(zhuǎn)換裝置15還包括一個(gè)輸出請(qǐng)求轉(zhuǎn)換器(ORC)20，用于轉(zhuǎn)換由處理器11產(chǎn)生的請(qǐng)求并在系統(tǒng)總線(xiàn)101上發(fā)出。在舉例的這個(gè)實(shí)施例中，一旦總線(xiàn)101的所有權(quán)被Pentium處理器獲得，輸出請(qǐng)求的編碼必須被從Pentium處理器的協(xié)議轉(zhuǎn)換成Pentium ProTM處理器總線(xiàn)101的信令協(xié)議。另外，Pentium ProTM處理器總線(xiàn)執(zhí)行兩個(gè)時(shí)鐘請(qǐng)求周期，而Pentium處理器僅利用一個(gè)時(shí)鐘周期工作。因此，ORC20響應(yīng)由處理器11發(fā)出的適當(dāng)按序請(qǐng)求，并將其從Pentium處理器轉(zhuǎn)換到Pentium ProTM處理器總線(xiàn)的不同請(qǐng)求類(lèi)型引線(xiàn)上。
輸出請(qǐng)求轉(zhuǎn)換器20包括請(qǐng)求循環(huán)最后狀態(tài)機(jī)構(gòu)21、請(qǐng)求編碼器22和23以及屬性編碼器26。請(qǐng)求循環(huán)狀態(tài)機(jī)構(gòu)21在線(xiàn)66上接收來(lái)自BAC60的一個(gè)表示處理器11已經(jīng)獲得總線(xiàn)101所有權(quán)的信號(hào)。在該點(diǎn)處，處理器11可以確認(rèn)它的ADS#(地址狀態(tài))輸出信號(hào)，以便指出存在有一個(gè)有效地址和總線(xiàn)周期定義。
狀態(tài)機(jī)構(gòu)21利用這個(gè)信息產(chǎn)生耦合到多網(wǎng)絡(luò)電路24和25上的控制信號(hào)，用于各種請(qǐng)求和編碼變化，以便使的單周期處理器請(qǐng)求能夠在系統(tǒng)總線(xiàn)101上被適當(dāng)?shù)嘏判虺蓛蓚€(gè)單獨(dú)的時(shí)鐘周期。對(duì)兩個(gè)請(qǐng)求周期的編碼是由快22和23執(zhí)行的，它們從處理器11接收作為輸入信號(hào)的寫(xiě)/讀(W/R#)號(hào)、存儲(chǔ)或I/O轉(zhuǎn)換(M/IO#)信號(hào)和總線(xiàn)周期定義(CACHF#)信號(hào)。CACHE#信號(hào)是在高速緩存寫(xiě)回期間由所述處理器確認(rèn)，并通知外部存儲(chǔ)器處理器希望使用總線(xiàn)周期執(zhí)行高速緩存線(xiàn)填充。
另外，請(qǐng)求編碼器22接收D/C#(數(shù)據(jù)/代碼)信號(hào)，以便指出所請(qǐng)求讀操作的類(lèi)型。
由塊22和23編碼輸出的信號(hào)被輸入給多路轉(zhuǎn)換器24。利用請(qǐng)求循環(huán)狀態(tài)機(jī)構(gòu)21控制從多路轉(zhuǎn)換器24中選擇輸出，如圖6所示。當(dāng)利用請(qǐng)求循環(huán)狀態(tài)機(jī)構(gòu)21向總線(xiàn)101發(fā)出ADS#信號(hào)時(shí)，編碼器22在第一周期內(nèi)對(duì)來(lái)自處理器11的各種請(qǐng)求類(lèi)型編碼。此時(shí)，多路轉(zhuǎn)換器25選擇由處理器11提供的地址信號(hào)，以輸出給系統(tǒng)總線(xiàn)地址線(xiàn)A#[35∶3]。關(guān)于請(qǐng)求類(lèi)型的基本信息也在第一周期內(nèi)經(jīng)過(guò)REQ#[4∶0]線(xiàn)放置在系統(tǒng)總線(xiàn)101上。根據(jù)本發(fā)明的一個(gè)實(shí)施例，請(qǐng)求編碼器22可以使用將Pentium型引線(xiàn)轉(zhuǎn)換到在Pentium ProTM處理器總線(xiàn)上適當(dāng)請(qǐng)求型信號(hào)的普通結(jié)合進(jìn)行工作。
在第二時(shí)鐘期間，多路轉(zhuǎn)換器24選擇編碼器23的輸出信號(hào)Reqb[4∶0]，并輸出給系統(tǒng)總線(xiàn)101。還是在第二周期，地址信號(hào)線(xiàn)被用于傳送關(guān)于請(qǐng)求類(lèi)型的附加信息給流水線(xiàn)總線(xiàn)。這個(gè)信息包括諸如類(lèi)型使能信號(hào)線(xiàn)(BE#[7∶0])、用于通知邏輯鎖定傳輸請(qǐng)求是所期望總線(xiàn)周期數(shù)量?jī)杀兜姆指钪芷?SCYC#)信號(hào)、用于規(guī)定L2高速緩存是否應(yīng)當(dāng)使用與正在被寫(xiě)入線(xiàn)相關(guān)的寫(xiě)回或?qū)懘┻^(guò)策略的頁(yè)寫(xiě)穿過(guò)(PWT)信號(hào)，和CACHE#信號(hào)。在第二周期期間內(nèi)，多路轉(zhuǎn)換器25選擇這些信號(hào)并將這些信號(hào)輸出給系統(tǒng)總線(xiàn)101。
在包括有能夠延遲事物(即使它完成無(wú)序)ORG20的響應(yīng)模塊的系統(tǒng)結(jié)構(gòu)中，應(yīng)當(dāng)包括這樣一種邏輯，即它能夠利用在總線(xiàn)101上發(fā)出的每個(gè)請(qǐng)求解確認(rèn)DEN#信號(hào)。DEN#信號(hào)是一個(gè)使能延時(shí)信號(hào)，并且在總線(xiàn)101上EXF1#/Ab4#引線(xiàn)(即第二周期地址引線(xiàn)的位4)上請(qǐng)求相位的第二時(shí)鐘上被驅(qū)動(dòng)。例如，這個(gè)信令邏輯可以被包括在狀態(tài)機(jī)構(gòu)2的普通組合之中。利用每個(gè)輸出請(qǐng)求的解確認(rèn)DEN#避免了任一響應(yīng)模塊去延遲一個(gè)事物。
塊27和28還分別產(chǎn)生地址奇偶性和請(qǐng)求奇偶性信號(hào)，并作為輸出請(qǐng)求的一部分輸出給總線(xiàn)101。
總線(xiàn)轉(zhuǎn)換裝置15還包括總線(xiàn)鎖定轉(zhuǎn)換(BLC)電路50，該電路使得所述總線(xiàn)能夠在原子事物期間被鎖定，即跨越多個(gè)時(shí)鐘周期的事物不能夠被中斷。盡管在關(guān)于各總線(xiàn)協(xié)議變化的鎖定能夠被確認(rèn)時(shí)，用于Pentium處理器的鎖定協(xié)議類(lèi)似于在Pentium ProTM處理器總線(xiàn)上執(zhí)行的鎖定信令協(xié)議。
圖7示出了一個(gè)總線(xiàn)鎖定轉(zhuǎn)換器，包括用于從處理器11接收LOCK#信號(hào)以及從ORC20接收輸入信號(hào)的鎖定轉(zhuǎn)換最終狀態(tài)機(jī)構(gòu)51。在系統(tǒng)總線(xiàn)101上，LOCK#信號(hào)是一個(gè)在所有模塊之間在總線(xiàn)上傳送的雙向信號(hào)。根據(jù)Pentium ProTM處理器總線(xiàn)判優(yōu)協(xié)議，當(dāng)前的總線(xiàn)所有者可以確認(rèn)LOCK#，以便規(guī)定不可分的總線(xiàn)鎖定操作。
在處理器11確認(rèn)它的LOCK#信號(hào)不久之后，系統(tǒng)總線(xiàn)101根據(jù)總線(xiàn)101的信令協(xié)議從所述鎖定轉(zhuǎn)換狀態(tài)機(jī)構(gòu)中接收轉(zhuǎn)換后的LOCK#信號(hào)。狀態(tài)機(jī)構(gòu)51基本執(zhí)行在它確認(rèn)總線(xiàn)101上相應(yīng)LOCK#之前將由ORC20產(chǎn)生的可變延時(shí)—等待諸如ADS#的信號(hào)?？偩€(xiàn)101上的LOCK#信號(hào)繼續(xù)穿過(guò)一系列原子事物，然后，在所述事物被完成之后被解確認(rèn)。然后，根據(jù)總線(xiàn)101的適當(dāng)信令協(xié)議再次執(zhí)行解確認(rèn)。
如從圖4所能看到的，總線(xiàn)轉(zhuǎn)換裝置15還包括一個(gè)輸入請(qǐng)求轉(zhuǎn)換器(IRC)30，用于將系統(tǒng)總線(xiàn)上的信號(hào)請(qǐng)求轉(zhuǎn)換成能夠被輸入給處理器11的信號(hào)。根據(jù)Pentium處理器的信令協(xié)議，一個(gè)外部地址選通(EADS#)信號(hào)被確認(rèn)，以便通知處理器11在它的局部地址總線(xiàn)上存在有有效地址，和這個(gè)地址能夠被監(jiān)測(cè)。當(dāng)所述探聽(tīng)被激活時(shí)，處理器將所述存儲(chǔ)地址從總線(xiàn)傳輸給高速緩存導(dǎo)引表并進(jìn)行查詢(xún)。但是，由于Pentium ProTM處理器總線(xiàn)不包括EADS#信號(hào)或它的等效信號(hào)，所以，本發(fā)明執(zhí)行下述方案。
由于流水線(xiàn)總線(xiàn)101通常是一個(gè)多模塊系統(tǒng)總線(xiàn)，所以，總線(xiàn)上的ADS#信號(hào)利用多個(gè)模塊中的一個(gè)表示一個(gè)請(qǐng)求。耦合到總線(xiàn)上的所有模塊監(jiān)視這些請(qǐng)求，根據(jù)請(qǐng)求類(lèi)型確定它是否適于探聽(tīng)總線(xiàn)101和利用該信息作些甚麼。
如圖8所示，IRC30包括一個(gè)輸入請(qǐng)求轉(zhuǎn)換邏輯塊31，用于從系統(tǒng)總線(xiàn)101接收請(qǐng)求信號(hào)REQ#[4∶0]。輸入請(qǐng)求轉(zhuǎn)換邏輯31被用于確定總線(xiàn)101上的請(qǐng)求是否是可由處理器11探聽(tīng)的。如果系統(tǒng)總線(xiàn)101上的當(dāng)前事物是可探聽(tīng)的，邏輯塊31使EADS#被與地址信息一起驅(qū)動(dòng)給處理器。注意，IRC邏輯塊31控制三態(tài)緩沖器33和34確認(rèn)/解確認(rèn)EADS#信號(hào)和處理器11的地址引線(xiàn)。
輸入請(qǐng)求轉(zhuǎn)換邏輯塊31還產(chǎn)生使無(wú)效(INV)信號(hào)，用于指令處理器11或保持高速緩存線(xiàn)有效，或在探聽(tīng)命中的情況下將其標(biāo)記為無(wú)效。在高速緩存線(xiàn)含有有效數(shù)據(jù)的事件的情況下，所述線(xiàn)被放置在共享高速緩存一致?tīng)顟B(tài)。注意，邏輯塊31應(yīng)當(dāng)使地址保存(AHOLD)信號(hào)被確認(rèn)，從而使處理器11能夠適當(dāng)?shù)靥铰?tīng)地址總線(xiàn)。這保證了高速緩存的一致性。
在這點(diǎn)上，應(yīng)當(dāng)理解，圖8所示IRC的執(zhí)行假設(shè)系統(tǒng)總線(xiàn)101已經(jīng)被解流水線(xiàn)化，以用于信號(hào)轉(zhuǎn)換。在本發(fā)明的另一個(gè)實(shí)施例中，可以希望不是解流水線(xiàn)總線(xiàn)101。在這種執(zhí)行當(dāng)中，總線(xiàn)轉(zhuǎn)換裝置15還包括一個(gè)排隊(duì)結(jié)構(gòu)，用于將所有的探聽(tīng)傳送給處理器11，同時(shí)周期性地阻塞系統(tǒng)總線(xiàn)101。
注意，IRC31包括探聽(tīng)控制邏輯，用于避免系統(tǒng)總線(xiàn)101上32位請(qǐng)求被傳送給處理器接口。例如，Pentium處理器被限制為32為請(qǐng)求。因此，IRC邏輯塊31保證大于32位的請(qǐng)求不被處理器11探聽(tīng)到。
圖9示出了在圖3所示總線(xiàn)轉(zhuǎn)換裝置15中示出的高速緩存一致性控制單元(CCC)40的詳細(xì)電路圖。圖9的實(shí)施例示出的CCC包括被耦合到無(wú)效數(shù)據(jù)緩沖器42上的探聽(tīng)結(jié)果轉(zhuǎn)換狀態(tài)機(jī)構(gòu)41，無(wú)效數(shù)據(jù)緩沖器42接下來(lái)經(jīng)過(guò)三態(tài)緩沖器43驅(qū)動(dòng)數(shù)據(jù)總線(xiàn)。一旦IRC31向狀態(tài)機(jī)構(gòu)41發(fā)出信號(hào)，表示一個(gè)探聽(tīng)已經(jīng)被驅(qū)動(dòng)到處理器11之中，那么，在幾個(gè)時(shí)鐘之后，處理器向CCC40提供多個(gè)信號(hào)，表示發(fā)生了高速緩存命中、命中無(wú)效線(xiàn)的高速緩存或高速緩存未命中。這個(gè)信息經(jīng)過(guò)信號(hào)線(xiàn)HT/HITM和ADS進(jìn)行傳輸。
探聽(tīng)結(jié)果轉(zhuǎn)換狀態(tài)機(jī)構(gòu)41還與和總線(xiàn)101相關(guān)的輸入指令隊(duì)列(IOQ)通信。IOQ監(jiān)視系統(tǒng)總線(xiàn)，并將適當(dāng)?shù)男盘?hào)傳送給狀態(tài)機(jī)構(gòu)和三態(tài)緩沖器43，從而使數(shù)據(jù)能夠根據(jù)總線(xiàn)101的信令協(xié)議傳輸給總線(xiàn)101。在一個(gè)實(shí)施例中，IOQ包括普通總線(xiàn)狀態(tài)跟蹤邏輯?？偩€(xiàn)狀態(tài)跟蹤邏輯經(jīng)過(guò)系統(tǒng)總線(xiàn)101簡(jiǎn)單地傳送當(dāng)前時(shí)間的狀態(tài)信息。
在一個(gè)實(shí)施例中，IOQ包括多個(gè)入口，其中，每個(gè)入口調(diào)換到在流水線(xiàn)總線(xiàn)上當(dāng)前的事物上。每個(gè)IOQ入口跟蹤一個(gè)事物的狀態(tài)，利用這種方式，當(dāng)它經(jīng)過(guò)總線(xiàn)上的流水線(xiàn)進(jìn)行跟蹤時(shí)，所有的模塊都可以保持對(duì)每個(gè)事物的跟蹤。對(duì)當(dāng)前描述的實(shí)施例來(lái)講，由于總線(xiàn)被解流水線(xiàn)以便用于到處理器11的轉(zhuǎn)換，所以，IOQ的深度為“1”。
狀態(tài)機(jī)構(gòu)41還與來(lái)自返回到系統(tǒng)總線(xiàn)101總線(xiàn)跟蹤邏輯的探聽(tīng)事件的某些信息通信。在命中空白線(xiàn)或高速緩存未命中的事件中，狀態(tài)機(jī)構(gòu)41在適當(dāng)?shù)臅r(shí)候簡(jiǎn)單地向系統(tǒng)總線(xiàn)101報(bào)告這個(gè)狀態(tài)。但是，如果命中發(fā)生在無(wú)效線(xiàn)上(即處理器確認(rèn)HITM信號(hào))，那么，由于處理器11被設(shè)計(jì)成立即輸出無(wú)效數(shù)據(jù)，所以，這個(gè)狀態(tài)需要特殊處理。
當(dāng)在探聽(tīng)命中之后ADS#信號(hào)被狀態(tài)機(jī)構(gòu)41檢測(cè)時(shí)，這意味著無(wú)效數(shù)據(jù)將立即被處理器11傳送出去。由于系統(tǒng)總線(xiàn)101的信令協(xié)議不允許數(shù)據(jù)以這種方式被轉(zhuǎn)儲(chǔ)，所以，當(dāng)數(shù)據(jù)被從處理器11中輸出時(shí)，無(wú)效數(shù)據(jù)緩沖器42捕獲該數(shù)據(jù)，從而使得它在適當(dāng)?shù)臅r(shí)間處被傳送給總線(xiàn)101。當(dāng)然，這個(gè)處理是在探聽(tīng)結(jié)果轉(zhuǎn)換狀態(tài)機(jī)構(gòu)41的控制之下。由于它具有表示無(wú)效數(shù)據(jù)甚麼時(shí)候可以被在系統(tǒng)總線(xiàn)101上傳送的信息，所以，IOQ中的總線(xiàn)狀態(tài)跟蹤邏輯還被耦合到圖9所示的無(wú)效數(shù)據(jù)緩沖器42上。
另外，探聽(tīng)結(jié)果轉(zhuǎn)換機(jī)構(gòu)41可以使用BRDY#信號(hào)壓制正在由處理器11輸出的數(shù)據(jù)。在這另外一個(gè)實(shí)施例中，緩沖器42可以被刪除，來(lái)自處理器11的數(shù)據(jù)總線(xiàn)線(xiàn)可以在耦合到系統(tǒng)總線(xiàn)101之前通過(guò)三態(tài)裝置43被三態(tài)地簡(jiǎn)化。注意，在這個(gè)實(shí)施例中，BRDY#被用于指出響應(yīng)一個(gè)寫(xiě)入，當(dāng)前被尋址的裝置具有來(lái)自Pentium處理器可接受的數(shù)據(jù)。換言之，探聽(tīng)結(jié)果轉(zhuǎn)換狀態(tài)機(jī)構(gòu)41工作，以便通過(guò)提供一個(gè)適當(dāng)?shù)慕粨Q信號(hào)允許數(shù)據(jù)被直接傳輸?shù)较到y(tǒng)總線(xiàn)101上。
為了重復(fù)，邏輯塊41取用來(lái)自處理器11的探聽(tīng)結(jié)果，并經(jīng)過(guò)處理器11到達(dá)與總線(xiàn)接口101協(xié)同工作的IOQ。在由處理器11確認(rèn)HITM#信號(hào)的事件中，由于那個(gè)信號(hào)指令開(kāi)始無(wú)效數(shù)據(jù)轉(zhuǎn)儲(chǔ)，所以，探聽(tīng)結(jié)果轉(zhuǎn)換狀態(tài)機(jī)構(gòu)41在下一個(gè)ADS#信號(hào)被處理器11輸出之前處于等待狀態(tài)。
圖10示出了總線(xiàn)請(qǐng)求協(xié)議轉(zhuǎn)換邏輯單元70，該單元包括普通狀態(tài)機(jī)構(gòu)和組合邏輯。如圖所示，邏輯黨單元70包括總線(xiàn)協(xié)議轉(zhuǎn)換最終狀態(tài)機(jī)構(gòu)72和有序隊(duì)列71。狀態(tài)機(jī)構(gòu)72執(zhí)行處理器11和系統(tǒng)總線(xiàn)101之間所需的協(xié)議信號(hào)轉(zhuǎn)換。有序隊(duì)列71被用于保持對(duì)在接口相對(duì)側(cè)兩個(gè)總線(xiàn)狀態(tài)的跟蹤。IOQ71包括根據(jù)系統(tǒng)總線(xiàn)101的協(xié)議規(guī)定的普通邏輯和用于保存總線(xiàn)狀態(tài)信息的寄存器存儲(chǔ)器。
除了跟蹤在總線(xiàn)接口兩側(cè)上示出的信號(hào)狀態(tài)以外，邏輯單元70還提供必須的交換信號(hào)，例如，數(shù)據(jù)傳輸交換信號(hào)。(注意，在某些例子中，在接口相對(duì)側(cè)上的總線(xiàn)信號(hào)具有非常相關(guān)的功能。例如，耦合到處理器11上的ADS#信號(hào)是一個(gè)反向地址選通信號(hào)。相應(yīng)的轉(zhuǎn)換是到系統(tǒng)總線(xiàn)101的ADS#的轉(zhuǎn)換，該轉(zhuǎn)換在性質(zhì)上是雙向的。)如所能夠看見(jiàn)的，總線(xiàn)跟蹤邏輯單元70轉(zhuǎn)換在系統(tǒng)總線(xiàn)101和處理器11之間傳輸?shù)母鞣N信號(hào)。在這組信號(hào)中包括的有與本發(fā)明一個(gè)實(shí)施例相一致的地址奇偶性誤差信號(hào)AERR#信號(hào)。檢測(cè)奇偶性誤差的模塊在事物的誤差相位期間確認(rèn)AERR#信號(hào)。所有的總線(xiàn)模塊監(jiān)視AERR#信號(hào)，并在下一個(gè)時(shí)鐘時(shí)通過(guò)從有序隊(duì)列中刪除所述事物放棄有誤差的事物，并刪除與該事物相關(guān)的所有剩余相位。接口處理器一側(cè)的相應(yīng)地址奇偶性信號(hào)是APCHK#。在地址奇偶性誤差事件中，處理器11激活A(yù)PCHK#。
另外，在邏輯單元70接口系統(tǒng)總線(xiàn)一側(cè)上還包括有一個(gè)HIT#/HITM#信號(hào)。所述HIT#/HITM#信號(hào)被用于指出在所述探聽(tīng)模塊中的一個(gè)線(xiàn)是有效的或無(wú)效的、所述線(xiàn)在高速緩存模塊中是否處于被修改(無(wú)效)狀態(tài)，或探聽(tīng)相位是否需要被擴(kuò)展。HIT#和HITM#信號(hào)被用于保持系統(tǒng)電平方面的高速緩存一致性。如在前面所解釋的，當(dāng)探聽(tīng)模塊確認(rèn)HITM#時(shí)，所述模塊擔(dān)負(fù)起在數(shù)據(jù)相位期間寫(xiě)同被修改線(xiàn)的責(zé)任(隱式寫(xiě)同)。DEFER#信號(hào)也在探聽(tīng)相位期間被驅(qū)動(dòng)。DEFER#信號(hào)被解確認(rèn)，以便指出所述事物能夠保證被完成。確認(rèn)DEFER#的模塊通過(guò)產(chǎn)生適當(dāng)?shù)捻憫?yīng)保證從IOQ71中適當(dāng)刪除所述事物。在同一事物探聽(tīng)相位之后發(fā)生事物的響應(yīng)信號(hào)組，該信號(hào)組包括用于提供描述所需探聽(tīng)結(jié)果編碼的信號(hào)RS#[2∶0]。所述響應(yīng)模塊是對(duì)在IOQ71頂點(diǎn)處所述事物的完成作出響應(yīng)的模塊。對(duì)于寫(xiě)事物，響應(yīng)模塊確認(rèn)TRDY#，以指出它已經(jīng)準(zhǔn)備好接收寫(xiě)或?qū)懲瑪?shù)據(jù)。
數(shù)據(jù)傳輸信號(hào)組包含在數(shù)據(jù)相位內(nèi)被驅(qū)動(dòng)的信號(hào)，并包括DBSY#/DRDY#(數(shù)據(jù)總線(xiàn)忙或數(shù)據(jù)準(zhǔn)備好)。DRDY#指出在總線(xiàn)上具有有效數(shù)據(jù)，并且必須被鎖存。數(shù)據(jù)總線(xiàn)所有者確認(rèn)與用于傳輸有效數(shù)據(jù)的每個(gè)時(shí)鐘相關(guān)的DRDY#。DBSY#被用于在第一DRDY#之前和兩個(gè)DRDY#之間保持所述總線(xiàn)，以便用于多時(shí)鐘數(shù)據(jù)傳輸。所述探聽(tīng)、響應(yīng)和數(shù)據(jù)的所有相位信號(hào)經(jīng)過(guò)IOQ71被跟蹤?？偩€(xiàn)協(xié)議轉(zhuǎn)換狀態(tài)機(jī)構(gòu)72向處理器11提供一個(gè)輸出，該輸出包括下一個(gè)地址輸入(NA#)。NA#輸入被請(qǐng)求在當(dāng)前周期編碼之前在總線(xiàn)上傳送下一個(gè)總線(xiàn)周期的裝置確認(rèn)。外部權(quán)緩沖器空閑(EWBE#)信號(hào)被提供給處理器11，以保證按照?qǐng)?zhí)行順序(即強(qiáng)存儲(chǔ)順序)發(fā)生存儲(chǔ)器操作。這保證了通過(guò)執(zhí)行下一個(gè)指令完成所有被緩沖的寫(xiě)入。如前所討論的，BRDY#信號(hào)指出當(dāng)前被尋址的裝置響應(yīng)一個(gè)讀出在數(shù)據(jù)總線(xiàn)引線(xiàn)上存在有有效數(shù)據(jù)，或當(dāng)前被尋址的裝置響應(yīng)一個(gè)寫(xiě)入已經(jīng)接收了來(lái)自處理器的數(shù)據(jù)。類(lèi)似的，KEN#是一個(gè)高速緩存控制信號(hào)，用于指出正在被讀出的位置是否位于可被高速緩存的地址范圍之內(nèi)。如果一個(gè)地址不能夠被高速緩存，那么，KEN#線(xiàn)被去激活，以便告訴處理器不要執(zhí)行高速緩存線(xiàn)的填充。
權(quán)利要求
1.一種計(jì)算機(jī)系統(tǒng)，包括主處理器；系統(tǒng)總線(xiàn)，該總線(xiàn)根據(jù)與主處理器兼容的標(biāo)準(zhǔn)信令協(xié)議工作；一個(gè)或多個(gè)耦合到系統(tǒng)總線(xiàn)上的模塊；一個(gè)耦合到系統(tǒng)總線(xiàn)上的插件，該插件包括處理器，該處理器根據(jù)不同于第一信令協(xié)議的第二信令協(xié)議工作；耦合到處理器并耦合到系統(tǒng)總線(xiàn)上的總線(xiàn)轉(zhuǎn)換裝置，用于將第一信令協(xié)議轉(zhuǎn)換成第二信令協(xié)議或相反，從而使信息可以在處理器和主處理器之間傳輸。
2.如權(quán)利要求1所述的計(jì)算機(jī)系統(tǒng)，其特征是所述插件還包括耦合到所述處理器的一個(gè)高速緩存；和所述一個(gè)或多個(gè)模塊包括一個(gè)存儲(chǔ)裝置，其中，經(jīng)過(guò)所述總線(xiàn)轉(zhuǎn)換裝置在處理器和存儲(chǔ)裝置之間傳輸信息。
3.如權(quán)利要求2所述的計(jì)算機(jī)系統(tǒng)，其特征是所述一個(gè)或多個(gè)模塊被分類(lèi)為對(duì)稱(chēng)模塊或優(yōu)先權(quán)模塊，所述對(duì)稱(chēng)模塊根據(jù)循環(huán)優(yōu)先權(quán)算法支持分布式判優(yōu)。
4.如權(quán)利要求3所述的計(jì)算機(jī)系統(tǒng)，其特征是所述總線(xiàn)轉(zhuǎn)換裝置被分類(lèi)為在系統(tǒng)總線(xiàn)上多個(gè)對(duì)稱(chēng)模塊中的一個(gè)，該總線(xiàn)轉(zhuǎn)換裝置包括判優(yōu)轉(zhuǎn)換邏輯，該邏輯根據(jù)循環(huán)優(yōu)先權(quán)算法代表所述處理器獲得系統(tǒng)總線(xiàn)的所有權(quán)。
5.如權(quán)利要求3所述的計(jì)算機(jī)系統(tǒng)，其特征是所述總線(xiàn)轉(zhuǎn)換裝置還包括一個(gè)輸出請(qǐng)求轉(zhuǎn)換器，用于將來(lái)自所述處理器的一個(gè)請(qǐng)求轉(zhuǎn)換到系統(tǒng)總線(xiàn)上的第一和第二請(qǐng)求。
6.如權(quán)利要求3所述的計(jì)算機(jī)系統(tǒng)，其特征是所述總線(xiàn)轉(zhuǎn)換裝置還包括一個(gè)輸入請(qǐng)求轉(zhuǎn)換器，用于識(shí)別系統(tǒng)總線(xiàn)上可由所述處理器探聽(tīng)的一個(gè)事物，所述事物被輸入請(qǐng)求轉(zhuǎn)換器輸入給所述處理器。
7.如權(quán)利要求6所述的計(jì)算機(jī)系統(tǒng)，其特征是所述總線(xiàn)轉(zhuǎn)換裝置還包括一個(gè)高速緩存一致性控制單元，該單元從所述處理器接收表示高速緩存命中、命中被修改線(xiàn)的高速緩存、或高速緩存未命中的信號(hào)，所述高速緩存一致性控制單元通過(guò)確認(rèn)/解確認(rèn)來(lái)自從處理器輸出給系統(tǒng)總線(xiàn)的被修改線(xiàn)壓制無(wú)效數(shù)據(jù)的準(zhǔn)備好信號(hào)響應(yīng)命中被修改線(xiàn)的高速緩存。
8.如權(quán)利要求6所述的計(jì)算機(jī)系統(tǒng)，其特征是所述總線(xiàn)轉(zhuǎn)換裝置還包括一個(gè)高速緩存一致性控制單元，該單元從所述處理器接收表示高速緩存命中、命中被修改線(xiàn)的高速緩存、或高速緩存未命中的信號(hào)，所述高速緩存一致性控制單元包括一個(gè)用于響應(yīng)命中從所述處理器輸出的被修改線(xiàn)的高速緩存存儲(chǔ)無(wú)效數(shù)據(jù)的緩沖器，然后，利用高速緩存一致性控制單元根據(jù)第一信令協(xié)議將所述無(wú)效數(shù)據(jù)傳送給所述總線(xiàn)。
9.如權(quán)利要求1所述的計(jì)算機(jī)系統(tǒng)，其特征是所述總線(xiàn)轉(zhuǎn)換裝置還包括總線(xiàn)鎖定轉(zhuǎn)換器，用于將由所述處理器產(chǎn)生的第一鎖定信號(hào)連同一個(gè)原子事物一起轉(zhuǎn)換成與第一信令協(xié)議一致的在系統(tǒng)總線(xiàn)上提供的第二鎖定信號(hào)。
10.如權(quán)利要求1所述的計(jì)算機(jī)系統(tǒng)，其特征是所述系統(tǒng)總線(xiàn)包括一個(gè)流水線(xiàn)總線(xiàn)。
11.一種計(jì)算機(jī)系統(tǒng)，包括主處理器，該處理器根據(jù)第一信令協(xié)議工作；具有與第一信令協(xié)議兼容總線(xiàn)結(jié)構(gòu)的流水線(xiàn)系統(tǒng)；具有多個(gè)端連接器的一個(gè)槽縫；一個(gè)插件，該插件插入到所述槽縫中，所述插件上安置有多個(gè)半導(dǎo)體器件并具有多個(gè)與所述端連接器對(duì)應(yīng)的接口端，所述多個(gè)半導(dǎo)體器件包括具有多個(gè)引線(xiàn)的一個(gè)處理器，該處理器根據(jù)不同于系統(tǒng)總線(xiàn)第一信令協(xié)議的第二信令協(xié)議工作；總線(xiàn)轉(zhuǎn)換裝置，用于將流水線(xiàn)系統(tǒng)總線(xiàn)的第一信令協(xié)議轉(zhuǎn)換成所述處理器的第二信令協(xié)議或相反，所述總線(xiàn)轉(zhuǎn)換裝置具有連接到與系統(tǒng)總線(xiàn)第一信令協(xié)議兼容的所述接口端上的第一接口和耦合到與所述處理器第二信令協(xié)議兼容的所述處理器引線(xiàn)上的第二接口。
12.如權(quán)利要求11所述的計(jì)算機(jī)系統(tǒng)，還包括多個(gè)對(duì)稱(chēng)模塊，用于使用一個(gè)判優(yōu)算法判優(yōu)系統(tǒng)總線(xiàn)的所有權(quán)。
13.如權(quán)利要求12所述的計(jì)算機(jī)系統(tǒng)，其特征是所述判優(yōu)算法包括循環(huán)算法。
14.如權(quán)利要求13所述的計(jì)算機(jī)系統(tǒng)，其特征是所述插件被用做系統(tǒng)總線(xiàn)上的一個(gè)對(duì)稱(chēng)模塊。
15.如權(quán)利要求14所述的計(jì)算機(jī)系統(tǒng)，還包括一個(gè)或多個(gè)優(yōu)先權(quán)模塊，這些模塊能夠在確認(rèn)在系統(tǒng)總線(xiàn)上優(yōu)先權(quán)申請(qǐng)信號(hào)的基礎(chǔ)上從多個(gè)對(duì)稱(chēng)模塊的一個(gè)模塊中直接獲得系統(tǒng)總線(xiàn)的所有權(quán)。
16.如權(quán)利要求13所述的計(jì)算機(jī)系統(tǒng)，其特征是所述插件被用做一個(gè)優(yōu)先權(quán)模塊，該模塊能夠在系統(tǒng)總線(xiàn)上優(yōu)先權(quán)申請(qǐng)信號(hào)的基礎(chǔ)上，從多個(gè)對(duì)稱(chēng)模塊的一個(gè)模塊中直接獲得系統(tǒng)總線(xiàn)的所有權(quán)。
17.如權(quán)利要求14所述的計(jì)算機(jī)系統(tǒng)，其特征是每個(gè)對(duì)稱(chēng)模塊都具有唯一的模塊識(shí)別符(CD)，和反映哪一個(gè)對(duì)稱(chēng)模塊具有用于下一個(gè)判優(yōu)事件最低優(yōu)先權(quán)的旋轉(zhuǎn)ID值。
18.如權(quán)利要求17所述的計(jì)算機(jī)系統(tǒng)，其特征是所述總線(xiàn)轉(zhuǎn)換裝置還包括總線(xiàn)請(qǐng)求邏輯，用于根據(jù)第一信令協(xié)議將所述處理器的總線(xiàn)請(qǐng)求信號(hào)轉(zhuǎn)換成系統(tǒng)總線(xiàn)的總線(xiàn)請(qǐng)求信號(hào)；耦合到所述總線(xiàn)請(qǐng)求邏輯上的模塊ID狀態(tài)機(jī)構(gòu)，用于響應(yīng)系統(tǒng)總線(xiàn)上的RESET確定于總線(xiàn)轉(zhuǎn)換裝置相關(guān)的模塊ID；耦合到所述模塊狀態(tài)機(jī)構(gòu)和總線(xiàn)請(qǐng)求邏輯上的對(duì)稱(chēng)所有者狀態(tài)機(jī)構(gòu)，該結(jié)構(gòu)監(jiān)視系統(tǒng)總線(xiàn)的當(dāng)前狀態(tài)，并確定處理器在甚麼時(shí)候獲得系統(tǒng)總線(xiàn)的所有權(quán)；耦合對(duì)稱(chēng)所有者狀態(tài)機(jī)構(gòu)上的保存確認(rèn)邏輯，該邏輯產(chǎn)生輸入給處理器的保存信號(hào)，所述保存信號(hào)請(qǐng)求處理器放棄系統(tǒng)總線(xiàn)的所有權(quán)。
19.如權(quán)利要求18所述的計(jì)算機(jī)系統(tǒng)，其特征是所述總線(xiàn)轉(zhuǎn)換裝置還包括輸出請(qǐng)求轉(zhuǎn)換器，用于在系統(tǒng)總線(xiàn)上將來(lái)自所述處理器的請(qǐng)求轉(zhuǎn)換成第一和第二請(qǐng)求周期；和輸入請(qǐng)求轉(zhuǎn)換器，用于識(shí)別系統(tǒng)總線(xiàn)上由所述處理器探聽(tīng)的一個(gè)事物，所述事物是由輸入請(qǐng)求轉(zhuǎn)換器輸入給所述處理器的。
20.如權(quán)利要求19所述的計(jì)算機(jī)系統(tǒng)，其特征是所述總線(xiàn)轉(zhuǎn)換裝置還包括高速緩存一致性控制單元，用于從所述處理器接收一個(gè)表示高速緩存命中一個(gè)被修改線(xiàn)的信號(hào)，所述高速緩存一致性控制單元通過(guò)壓制來(lái)自由所述處理器輸出的被修改線(xiàn)的無(wú)效數(shù)據(jù)到達(dá)系統(tǒng)總線(xiàn)響應(yīng)所述信號(hào)。
21.如權(quán)利要求19所述的計(jì)算機(jī)系統(tǒng)，其特征是所述總線(xiàn)轉(zhuǎn)換裝置還包括一個(gè)高速緩存一致性控制裝置，用于從所述處理器接收一個(gè)表示高速緩存命中一個(gè)被修改線(xiàn)的信號(hào)，所述高速緩存一致性控制單元還包括一個(gè)用于存儲(chǔ)無(wú)效數(shù)據(jù)的緩沖器，被從由處理器修改的線(xiàn)輸出的無(wú)效數(shù)據(jù)存儲(chǔ)在所述緩沖器中，并被高速緩存一致性控制單元與第一信令協(xié)議一致地連續(xù)傳送給系統(tǒng)總線(xiàn)。
22.如權(quán)利要求21所述的計(jì)算機(jī)系統(tǒng)，其特征是所述總線(xiàn)轉(zhuǎn)換裝置還包括總線(xiàn)鎖定轉(zhuǎn)換器，用于根據(jù)第一信令協(xié)議將由所述處理器產(chǎn)生的第一鎖定信號(hào)連同原子事物一起轉(zhuǎn)換成在系統(tǒng)總線(xiàn)上提供的第二鎖定信號(hào)。
23.如權(quán)利要求9所述的計(jì)算機(jī)系統(tǒng)，其特征是所述輸出請(qǐng)求轉(zhuǎn)換器包括請(qǐng)求循環(huán)狀態(tài)機(jī)構(gòu)，用于一旦處理器獲得系統(tǒng)總線(xiàn)所有權(quán)并確認(rèn)處理器地址選通信號(hào)之后產(chǎn)生系統(tǒng)總線(xiàn)地址選通信號(hào)和控制信號(hào)；具有多個(gè)由控制信號(hào)選擇的輸入端和輸出端的多路轉(zhuǎn)換電路；請(qǐng)求編碼電路，用于將來(lái)自處理器的各種類(lèi)請(qǐng)求轉(zhuǎn)換到系統(tǒng)總線(xiàn)，請(qǐng)求類(lèi)型電路被耦合到多路轉(zhuǎn)換電路上，從而使由處理器請(qǐng)求的單周期被排序成系統(tǒng)總線(xiàn)上的雙周期請(qǐng)求。
全文摘要
提供通用結(jié)構(gòu)的計(jì)算機(jī)系統(tǒng)包括一個(gè)耦合到連接到主機(jī)系統(tǒng)系統(tǒng)總線(xiàn)上的處理器插件。所述處理器插件適于嵌入到計(jì)算機(jī)系統(tǒng)的一個(gè)槽縫中并安置處理器和總線(xiàn)橋轉(zhuǎn)換裝置。處理器根據(jù)一個(gè)不同于計(jì)算機(jī)系統(tǒng)總線(xiàn)信令協(xié)議的信令協(xié)議工作。所述總線(xiàn)轉(zhuǎn)換裝置將系統(tǒng)總線(xiàn)的信令協(xié)議轉(zhuǎn)換成處理器的信令協(xié)議或相反。所述總線(xiàn)轉(zhuǎn)換裝置包括用于總線(xiàn)判優(yōu)轉(zhuǎn)換、總線(xiàn)鎖定轉(zhuǎn)換和高速緩存一致性控制的邏輯。所述邏輯還包括對(duì)輸入和輸出請(qǐng)求的轉(zhuǎn)換,因此,所述插件可以利用耦合到所述總線(xiàn)上的其它模塊適當(dāng)?shù)丶右詧?zhí)行。
文檔編號(hào)G06F13/36GK1175735SQ97117869
公開(kāi)日1998年3月11日 申請(qǐng)日期1997年7月3日 優(yōu)先權(quán)日1996年7月3日
發(fā)明者M·A·菲斯赫, 小·J·E·雅各布森, M·W·霍德哈梅爾 申請(qǐng)人:英特爾公司