專利名稱：流水線式快速存取浮柵存儲(chǔ)器結(jié)構(gòu)及其工作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及存儲(chǔ)器器件，更確切地說與具有提高數(shù)據(jù)存取速度的流水線工作方式的電可檫除可編程只讀存儲(chǔ)器EEPROM或閃爍存儲(chǔ)器相關(guān)。
閃爍存儲(chǔ)器件用于各種產(chǎn)品，包括蜂窩式電話和頂置盒。閃爍閃爍存儲(chǔ)器靈活多樣，因?yàn)樽罱K用戶可以在制造過程中最后一步編制微碼和軟件。在制造過程中的最后一個(gè)周期可編程的能力使得制造商節(jié)約了資金和周期設(shè)計(jì)時(shí)間。閃爍存儲(chǔ)器有各種優(yōu)越性，包括用戶多樣性和各種配置；然而，閃爍存儲(chǔ)器也有一些固有的缺點(diǎn)，包括比傳統(tǒng)易失性存儲(chǔ)，比如動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM和靜態(tài)隨機(jī)存儲(chǔ)器SRAM，要低的數(shù)據(jù)存取速度。閃爍存儲(chǔ)器一般工作的最大數(shù)據(jù)存取速度為45至50MHz。象DRAM和SRAM這些傳統(tǒng)易失性存儲(chǔ)器目前在各種應(yīng)用中工作速度相當(dāng)快。閃爍存儲(chǔ)器現(xiàn)在被建議與數(shù)字信號(hào)處理器DSP一起集成在同一塊襯底上嵌入應(yīng)用。然而，DSP在超過100M系統(tǒng)時(shí)鐘下工作，浮柵存儲(chǔ)陣列的較低存取速度是主要的限制。所以，閃爍存儲(chǔ)器的速度必須提高，以減小DSP瓶頸。
除了浮柵陣列中較慢的存取速度外，閃爍存儲(chǔ)器目前還不能提供很高速度的隨機(jī)存取能力。一般說，進(jìn)一步使得工作效率低是采用了頁模式存取。這就需要一個(gè)流水線結(jié)構(gòu)來提高閃爍存儲(chǔ)器的速度和吞吐量，同時(shí)保持隨機(jī)存取。


圖1示意了一個(gè)根據(jù)本發(fā)明的存儲(chǔ)結(jié)構(gòu)。
圖2示意了根據(jù)本發(fā)明的一種存儲(chǔ)器2X結(jié)構(gòu)的指令序列。
圖3示意了根據(jù)本發(fā)明的圖2中所畫的時(shí)間圖。
圖4示意了根據(jù)本發(fā)明的的第二種存儲(chǔ)器2X結(jié)構(gòu)的指令序列。
圖5示意了根據(jù)本發(fā)明的與圖4相關(guān)的時(shí)間圖。
圖6示意了根據(jù)本發(fā)明的1X結(jié)構(gòu)的指令序列。
圖7示意了根據(jù)本發(fā)明與圖6相關(guān)的時(shí)間圖。
圖8示意了根據(jù)本發(fā)明的讀取電路框圖和電路簡圖。
圖9示意了根據(jù)本發(fā)明與圖8相關(guān)的詳細(xì)電路圖。
圖10示意了根據(jù)本發(fā)明的一個(gè)集成電路。
應(yīng)該理解的是為了說明的簡單明了，圖中示意的部分無需等比例畫出。例如，一些部分的尺寸，為清楚起見，相對其它部分而被放大。進(jìn)一步，被認(rèn)為可理解的地方，參考號(hào)碼在圖中重復(fù)使用，以指明相應(yīng)或類似的部分。
優(yōu)選結(jié)構(gòu)的描述本發(fā)明一般涉及有著高速數(shù)據(jù)存取速度的浮柵存儲(chǔ)系統(tǒng)。為得到較高的數(shù)據(jù)存取速度，浮柵存儲(chǔ)陣列中未選中的位線要預(yù)充至一定電位。在某些結(jié)構(gòu)中，這種新的預(yù)充步驟可增加功耗，當(dāng)然這因工作速度的提高而得到補(bǔ)償。除了位線預(yù)充，數(shù)據(jù)存取的流水線結(jié)構(gòu)將大大提高對存儲(chǔ)陣列數(shù)據(jù)存取的速度。采用主/從讀取配置，由此主鎖存器在第二個(gè)數(shù)據(jù)讀取時(shí)完成數(shù)據(jù)讀取動(dòng)作，而從鎖存器輸出來自第一個(gè)讀取動(dòng)作的數(shù)據(jù)。另外，具有第一和第二輸入的主鎖存器通過讀取電路中的適當(dāng)開關(guān)以使得讀取更準(zhǔn)確。流水線過程需要多個(gè)節(jié)拍，其中兩個(gè)或更多的節(jié)拍用于數(shù)據(jù)讀取，以保證正確的數(shù)據(jù)讀出。對于進(jìn)一步的流水線過程，字線數(shù)據(jù)和位線數(shù)據(jù)被鎖存在行和列譯碼器中。在同一個(gè)系統(tǒng)中，保持存儲(chǔ)單元的隨機(jī)存取。另外，當(dāng)選中的位線正在編程時(shí)，未選中的位線被拉低，以避免錯(cuò)誤的編程。當(dāng)采用這種設(shè)計(jì)時(shí)，數(shù)據(jù)存取速度可以超過50MHz，優(yōu)化后，存取速度可接近或超過100MHz。所以，這種閃爍存儲(chǔ)結(jié)構(gòu)可與數(shù)字信號(hào)處理器DSP嵌合在一起，而不產(chǎn)生嚴(yán)重的處理瓶頸。
本發(fā)明可參照圖1-10作進(jìn)一步的理解。
圖1描繪了一種根據(jù)本發(fā)明結(jié)構(gòu)的存儲(chǔ)結(jié)構(gòu)10。存儲(chǔ)結(jié)構(gòu)10包括眾多存儲(chǔ)陣列12，其中存儲(chǔ)陣列12由浮柵存儲(chǔ)單元構(gòu)成。存儲(chǔ)結(jié)構(gòu)10還包括高電平行譯碼器16，低電平行譯碼器18，高電平控制電路20，低電平控制電路22，讀取放大電路26，數(shù)據(jù)多路轉(zhuǎn)換開關(guān)24，以及列譯碼器14。存儲(chǔ)結(jié)構(gòu)10通過一雙向總線發(fā)送和接收n位信息。
高電平控制電路20和低電平控制電路22分別控制高電平行譯碼器16和低電平行譯碼器18。讀取放大電路26在讀取放大電路26的任一邊對稱地讀取浮柵存儲(chǔ)單元元。數(shù)據(jù)多路轉(zhuǎn)換開關(guān)24連接到讀取放大電路26的輸出。存儲(chǔ)結(jié)構(gòu)10接收N位信息，并譯碼成存儲(chǔ)陣列12中的行和列。低電平行譯碼器和高電平行對碼器16接收N位的信息。列譯碼器14也接收N位的信息。低電平行譯碼器18，高電平行譯碼器16和列譯碼器的結(jié)合可對浮柵存儲(chǔ)單元隨機(jī)地存取。
存儲(chǔ)結(jié)構(gòu)10提供了許多的優(yōu)點(diǎn)，包括數(shù)據(jù)吞吐量和效率的增加。在優(yōu)選結(jié)構(gòu)中，存儲(chǔ)陣列包括128列和256行，而讀取放大電路26有16個(gè)讀取放大電路，這些電路用來放大和發(fā)送位于存儲(chǔ)陣列中選中的行和列上的被選中浮柵存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)。讀取放大電路26的輸出包括驅(qū)動(dòng)一16位寬數(shù)據(jù)總線的三態(tài)驅(qū)動(dòng)器。每個(gè)數(shù)據(jù)多路轉(zhuǎn)換開關(guān)24從8條位線中選中一條與數(shù)據(jù)線連通。存儲(chǔ)結(jié)構(gòu)10的優(yōu)點(diǎn)包括以流水線方式增加的讀取能力。優(yōu)點(diǎn)還包括使用低電平行譯碼器18和高電平行譯碼器16的靈活性。存儲(chǔ)結(jié)構(gòu)10的另一個(gè)優(yōu)點(diǎn)就是提高了存取速度。應(yīng)該理解的是本發(fā)明的隨機(jī)存取速度可高達(dá)100Mhz。
圖2示意出提供給根據(jù)本發(fā)明結(jié)構(gòu)的存儲(chǔ)結(jié)構(gòu)10的一套指令序列列的時(shí)間周期。第一個(gè)指令序列40包括下列指令接收N位地址，鎖存和譯碼N位地址，選中字線，選中和預(yù)充位線及數(shù)據(jù)線，讀取選中的浮柵存儲(chǔ)單元，以及傳送或輸出數(shù)據(jù)。第二個(gè)指令序列42和第三個(gè)指令序列44象第一個(gè)指令序列40所示的包括七個(gè)相同的流水線狀態(tài)。指令序列40，42和44體現(xiàn)了流水線結(jié)構(gòu)的特征，其中流水線指令序列40，42和44每條的狀態(tài)相交疊，從而提高浮柵存儲(chǔ)單元中數(shù)據(jù)存取效率。
第一個(gè)指令序列40橫跨時(shí)鐘節(jié)拍T2，T3，T0，T1，T2，T3和T0。3個(gè)節(jié)拍的等待時(shí)間過后，輸出第一個(gè)數(shù)據(jù)的有效值，此后，每四個(gè)流水線節(jié)拍數(shù)據(jù)就會(huì)在T2時(shí)出現(xiàn)。從節(jié)拍2(T2)開始，相應(yīng)于存儲(chǔ)陣列中存儲(chǔ)數(shù)據(jù)的部分的地址提供給存儲(chǔ)結(jié)構(gòu)10。在時(shí)鐘節(jié)拍T3時(shí)，地址有選擇地被鎖存和譯碼。在與地址譯碼交疊的時(shí)間處，結(jié)構(gòu)10中的位線和數(shù)據(jù)線被預(yù)充至1.2負(fù)或類似的工作電平。在時(shí)鐘節(jié)拍T3時(shí)對選中的位線和數(shù)據(jù)線的預(yù)充使得下一個(gè)時(shí)鐘節(jié)拍的讀取速度加快，從而提高浮柵存儲(chǔ)器的存取速度。時(shí)鐘節(jié)拍T0在行譯碼器確定讀取哪一行后，選中適當(dāng)?shù)淖志€，讀取動(dòng)作的第一部分(讀取1)也發(fā)生在時(shí)鐘節(jié)拍T0中選擇字線的同時(shí)。在時(shí)鐘節(jié)拍T1時(shí)，完成讀取的第二部分(讀取2)。換言之，圖2中四狀態(tài)流水線方法(T0-T3是一個(gè)四狀態(tài)的流水線)有兩個(gè)節(jié)拍讀取動(dòng)作。通過采用兩個(gè)節(jié)拍來進(jìn)行讀取，整個(gè)時(shí)序40的工作頻率可以提高，而無需考慮讀取的完整性。當(dāng)讀取2和時(shí)鐘T1結(jié)束時(shí)，在時(shí)鐘T2時(shí)輸出數(shù)據(jù)，以及在完成指令序列40的T3和T0兩個(gè)或更多時(shí)鐘節(jié)拍內(nèi)保持?jǐn)?shù)據(jù)有效。應(yīng)該理解的是結(jié)構(gòu)10從時(shí)序40中T2開始維持?jǐn)?shù)據(jù)的輸出，直到下一個(gè)T2保證得到合適的維持時(shí)間和建立時(shí)間。
在指令序列40中的時(shí)鐘節(jié)拍T2開始時(shí)，指令序列42通過接收一新的地址而從時(shí)鐘節(jié)拍T2開始。所以，在一定的時(shí)間周期內(nèi)存儲(chǔ)結(jié)構(gòu)10在同時(shí)進(jìn)行兩個(gè)存儲(chǔ)器讀取動(dòng)作。在時(shí)鐘節(jié)拍T3時(shí)，新的地址被解碼，并有選擇性地鎖存。同時(shí)，位線和數(shù)據(jù)線被預(yù)充至1.2伏或類似的工作電壓。將位線和數(shù)據(jù)線預(yù)充至1.2伏是為在接下來的節(jié)拍T0時(shí)的讀取作裝備。在時(shí)鐘節(jié)拍T0時(shí)字線被選中或者使能，并且兩個(gè)節(jié)拍讀取動(dòng)作的第一個(gè)節(jié)拍(讀取1)開始。在開鐘節(jié)拍T1時(shí)，讀取動(dòng)作的第二部分(讀取2)開始。在時(shí)鐘T2時(shí)，第二個(gè)讀取動(dòng)作的數(shù)據(jù)被輸出，并且維持在T3和T0兩個(gè)或更多時(shí)鐘節(jié)拍內(nèi)保持有效。同時(shí)，指令序列44通過接收另外一個(gè)地址開始。
在時(shí)鐘節(jié)拍T3時(shí)，給指令序列44的地址被解碼并有選擇地鎖存。位線和數(shù)據(jù)線被預(yù)充至使得兩個(gè)節(jié)拍的讀取動(dòng)作在時(shí)鐘節(jié)拍T0時(shí)開始的1.2伏或類似的工作電壓。在時(shí)鐘節(jié)拍T0時(shí)，字線也被選中或使能。在時(shí)鐘節(jié)拍T1時(shí)，讀取動(dòng)作的第二部分(讀取2)開始。在時(shí)鐘節(jié)拍T2時(shí)，數(shù)據(jù)輸出，并在結(jié)束指令序列44的T3和T0兩上或更多時(shí)鐘節(jié)拍內(nèi)保持?jǐn)?shù)據(jù)有效。所以圖2中流水線過程說明的是一個(gè)具有在等待最初數(shù)據(jù)開始3個(gè)節(jié)拍時(shí)間后，每4個(gè)節(jié)拍就進(jìn)行數(shù)據(jù)存取的兩節(jié)拍例子過程。
圖2流水線技術(shù)的優(yōu)點(diǎn)包括較快的數(shù)據(jù)存取速度，同時(shí)保持足夠的讀取時(shí)間以確保數(shù)據(jù)的完整性。圖2顯示了提高允許多指令序列時(shí)間上交疊的浮柵存儲(chǔ)結(jié)構(gòu)的效率和吞吐量的流水線結(jié)構(gòu)。這種流水線結(jié)構(gòu)的優(yōu)點(diǎn)包括在同一時(shí)鐘節(jié)拍內(nèi)多動(dòng)作發(fā)生，兩節(jié)拍讀取，三節(jié)拍數(shù)據(jù)保持，較高時(shí)鐘頻率，同時(shí)保持隨機(jī)存取能力。例如，圖2中的流水線技術(shù)可用來提高EEPROM，EPROM，閃爍存儲(chǔ)器以及類似存儲(chǔ)器的數(shù)據(jù)存取速度。圖2的流水線技術(shù)可在每兩個(gè)系統(tǒng)時(shí)鐘提供一個(gè)新的數(shù)據(jù)值。所以，圖2的流水線技術(shù)被稱作2X存取技術(shù)。
圖3繪出了根據(jù)圖2流水線技術(shù)的時(shí)間圖。圖3中，含有存儲(chǔ)結(jié)構(gòu)10的集成電路，其系統(tǒng)時(shí)鐘工作在提供給存儲(chǔ)結(jié)構(gòu)10的同樣節(jié)拍時(shí)鐘頻率。所以，每兩個(gè)系統(tǒng)時(shí)鐘，存儲(chǔ)結(jié)構(gòu)10中的存儲(chǔ)單元就有一個(gè)數(shù)據(jù)輸出。圖2中的指令序列40在圖3畫成時(shí)間圖的形式。在圖3的時(shí)鐘節(jié)拍T2時(shí)，地址(ADD)如圖2中第一個(gè)T2所示意的被接收。在時(shí)鐘節(jié)拍T3時(shí)，時(shí)序40的地址通過ADD被鎖存(LATCHED)，而將位線和數(shù)據(jù)線預(yù)充至1.2伏或類似電壓值的片選BS從鎖存的地址譯碼獲得。在時(shí)鐘T3時(shí)，信號(hào)(PCHG)選擇位線，并預(yù)充到1.2伏的電平。在時(shí)鐘T0，第一個(gè)讀取動(dòng)作(讀取1)開始。在時(shí)T0，字線(WL)象圖3中節(jié)拍T0時(shí)WL實(shí)線所指的一樣被選擇。圖3中T0時(shí)虛線指的是未選擇的字線。時(shí)鐘節(jié)拍T0時(shí)，選擇的位線(BL)通過圖2中讀取1動(dòng)作被讀取。時(shí)鐘節(jié)拍T0時(shí)，信號(hào)RSELRB變成有效低電平，打開讀取放大器的傳輸門開始兩節(jié)拍讀取動(dòng)作中的第一個(gè)節(jié)拍(見圖8)。
在時(shí)鐘節(jié)拍T1時(shí)，讀取動(dòng)作就象圖3中SO/SOB信號(hào)指示的一樣，在兩節(jié)拍動(dòng)作的第二拍(讀取2)開始時(shí)完成。在時(shí)鐘節(jié)拍T2時(shí)，圖3的鎖存使能(LE)和輸出使能(OE)有效，提供輸出數(shù)據(jù)(DOUT)。信號(hào)LE/OE用來將讀取的數(shù)據(jù)值從主鎖存器傳送到從鎖存部分，并從鎖存部分提供數(shù)據(jù)輸出(DOUT)(見圖8)。輸出使能(OE)使得輸出數(shù)據(jù)(DOUT)被傳送到其它電路。
圖3示意了一個(gè)提高存儲(chǔ)讀取動(dòng)作速度的流水線結(jié)構(gòu)。例如，采用圖3所示的系統(tǒng)會(huì)導(dǎo)致每四個(gè)時(shí)鐘節(jié)拍，即每兩個(gè)系統(tǒng)時(shí)鐘提供數(shù)據(jù)。
圖4示意了一個(gè)不同于圖2-3的另外一種2X結(jié)構(gòu)的時(shí)間圖。圖4給出指令序50，指令序列52和指令序列54。指令序列50在時(shí)鐘節(jié)拍T2開始，在第二個(gè)時(shí)鐘節(jié)拍T1結(jié)束。圖4示意了一個(gè)采用四節(jié)拍(T0-T3)的四狀態(tài)流水線過程。開始于指令序列50中時(shí)鐘節(jié)拍T2的第一個(gè)存儲(chǔ)器存取動(dòng)作是接收地址(ADD)。在時(shí)鐘節(jié)拍T3時(shí)，第一個(gè)存儲(chǔ)器存取的地址被鎖存，并被譯碼。在時(shí)鐘節(jié)拍T0時(shí)，字線(WL)被選中，位線和數(shù)據(jù)線預(yù)充至1.2伏或類似工作電壓。在時(shí)鐘節(jié)拍T1時(shí)，兩節(jié)拍的讀取動(dòng)作通過讀取1開始。兩節(jié)拍讀取動(dòng)作的第二部分(讀取2)在時(shí)鐘節(jié)拍T2時(shí)進(jìn)行。時(shí)序50的第一個(gè)存儲(chǔ)器讀取的數(shù)據(jù)在節(jié)拍T3時(shí)輸出，并在結(jié)束指令序列50的時(shí)鐘節(jié)拍T0和T1中保持有效。
參照指令序列50中讀取2動(dòng)作發(fā)生的第二個(gè)時(shí)鐘節(jié)拍T2，指令序列52通過接收第二個(gè)存儲(chǔ)器讀取動(dòng)作的地址開始。參照時(shí)鐘節(jié)拍T3，當(dāng)通過時(shí)序50為第一個(gè)讀取動(dòng)作輸出數(shù)據(jù)時(shí)，地址鎖存給時(shí)序52。給時(shí)序52的地址也在時(shí)鐘節(jié)拍T2時(shí)被譯碼。在時(shí)鐘節(jié)拍T0時(shí)，字線(L)被選中，并且位線(BL)和數(shù)據(jù)線(DL)為了時(shí)序52的讀取而被預(yù)充至1.2伏。通過讀取1在時(shí)序52的時(shí)鐘節(jié)拍T1時(shí)開始兩節(jié)拍讀取動(dòng)作。兩節(jié)拍讀取動(dòng)作的第二部分(讀取2)在時(shí)鐘節(jié)拍T2時(shí)完成。在完成讀取2動(dòng)作的同一個(gè)時(shí)鐘節(jié)拍T2時(shí)，指令序列54接收另外一個(gè)地址。給時(shí)序52的數(shù)據(jù)在時(shí)鐘節(jié)拍T3時(shí)輸出，并在時(shí)鐘節(jié)拍T0和T1中保持有效。在時(shí)鐘節(jié)拍T3時(shí)，給指令序列54的地址被鎖存，并被譯碼。在時(shí)鐘節(jié)拍T0時(shí)，字線(WL)被選中，位線(BL)和數(shù)據(jù)線(DL)被預(yù)充至1.2伏或類似的工作電壓。兩節(jié)拍讀取動(dòng)作開始于讀取1的時(shí)鐘節(jié)拍T1，這個(gè)讀取動(dòng)作在讀取2的時(shí)鐘節(jié)拍T2時(shí)結(jié)束。當(dāng)時(shí)序54的兩節(jié)拍讀取動(dòng)作完成時(shí)，時(shí)序54的數(shù)據(jù)在T3時(shí)輸出，由此結(jié)束指令序列54。所以，圖4中的流水線過程是一個(gè)每兩個(gè)系統(tǒng)時(shí)鐘就提供一個(gè)數(shù)據(jù)輸出的2X過程。圖4的過程是一個(gè)2222…流水線過程，其中第一個(gè)數(shù)據(jù)部分在等待四個(gè)時(shí)種節(jié)拍后輸出，并且隨后的數(shù)據(jù)輸出每四個(gè)時(shí)鐘節(jié)拍發(fā)生一次。
圖4的優(yōu)點(diǎn)包括一個(gè)通過指令序列50，52和54提供多個(gè)流水線數(shù)據(jù)值的流水線結(jié)構(gòu)。這個(gè)流水線結(jié)構(gòu)提供增加的數(shù)據(jù)吞吐量和至少50MHz并可選擇性地達(dá)到或超過100MHz的速度。圖4顯示了提高允許多指令序列時(shí)間上交疊的浮柵存儲(chǔ)結(jié)構(gòu)的效率和吞吐量的流水線結(jié)構(gòu)。這種流水線結(jié)構(gòu)的優(yōu)點(diǎn)包括在同一時(shí)鐘節(jié)拍多動(dòng)作發(fā)生，兩節(jié)拍讀取，多達(dá)四節(jié)拍的數(shù)據(jù)保持，較高時(shí)鐘頻率，同時(shí)保持隨機(jī)存取能力。例如，圖4中的流水線技術(shù)可用來提高EEPROM，EPROM，閃爍存儲(chǔ)器以及類似存儲(chǔ)器的數(shù)據(jù)存取速度。圖4的流水線技術(shù)可用來每兩個(gè)系統(tǒng)時(shí)鐘提供一個(gè)新的數(shù)據(jù)值。所以，圖2的流水線技術(shù)被稱作2X存取技術(shù)。
圖5繪出了根據(jù)圖4流水線技術(shù)的時(shí)間圖。圖4中，含有存儲(chǔ)結(jié)構(gòu)10的集成電路，其系統(tǒng)時(shí)鐘工作在提供給存儲(chǔ)結(jié)構(gòu)10的相同的節(jié)拍時(shí)鐘頻率。所以，每兩個(gè)系統(tǒng)時(shí)鐘，存儲(chǔ)結(jié)構(gòu)10中的存儲(chǔ)單元就有一個(gè)數(shù)據(jù)輸出。圖4中的指令序列50在圖象畫成時(shí)間圖的形式。在圖5的時(shí)鐘節(jié)拍T2時(shí)，地址(ADD)如圖4中第一個(gè)T2所示意的被接收。在時(shí)鐘節(jié)拍T3時(shí)，時(shí)序50的地址通過ADD被鎖存(LATCHED)并被譯碼，在時(shí)鐘節(jié)拍T0時(shí)，信號(hào)(PCHG)選中位線并將它預(yù)充至1.2伏或類似的工作電壓，字線(WL)如圖5中實(shí)線所指的被選中。圖5中T0時(shí)虛線指的是未選擇的字線。在時(shí)鐘T1，第一個(gè)讀取動(dòng)作(讀取1)開始。在時(shí)鐘T1，選中的位線(BL)通過圖4中讀取1動(dòng)作被讀取。在時(shí)鐘節(jié)拍T2時(shí)，讀取動(dòng)作就象圖5中SP/SOB信號(hào)指示的一樣，在兩節(jié)拍動(dòng)作的第二拍(讀取2)開始時(shí)完成。在時(shí)鐘節(jié)拍T0時(shí)，信號(hào)RSELRB變成有效低電平打開在時(shí)鐘節(jié)拍T0-T2開始讀取的讀取放大器的傳輸門。注意，這種流水線技術(shù)實(shí)際上允許比兩個(gè)節(jié)拍讀取稍微要長一點(diǎn)的讀取時(shí)間。
圖5中，在時(shí)鐘節(jié)拍T3時(shí)，鎖存使能(LE)和輸出使能(OE)有效，以提供輸出數(shù)據(jù)(DOUT)。信號(hào)LE/OE用來將讀取的數(shù)據(jù)值從主鎖存器傳送到從鎖存部分，并從鎖存部分提供數(shù)據(jù)輸出(DOUT)(見圖8)。輸出使能(OE)使得輸出數(shù)據(jù)(DOUT)被傳送到其它電路。
圖5示意了一個(gè)提高存儲(chǔ)讀取動(dòng)作速度的流水線結(jié)構(gòu)。例如，采用圖5所示的系統(tǒng)會(huì)導(dǎo)致每四個(gè)時(shí)鐘節(jié)拍提供數(shù)據(jù)。應(yīng)該理解的是，圖2-3中第一種情形的流水線技術(shù)可完成串操作處理，而圖4-5的流水線技術(shù)可用在同一種存儲(chǔ)結(jié)構(gòu)上。
圖6示意了一個(gè)帶有指令序列60，62，64和66的1X結(jié)構(gòu)的流水線過程。換言之，每個(gè)系統(tǒng)時(shí)鐘，在產(chǎn)生第一個(gè)流水線的讀取/等待之后，提供一個(gè)新的輸出數(shù)據(jù)。指令序列60開始于在時(shí)鐘節(jié)拍T2時(shí)接收第一個(gè)指令序列60的地址。指令序列60的地址在時(shí)鐘節(jié)拍T3時(shí)被鎖存。在時(shí)鐘節(jié)拍T0時(shí)該地址被譯碼。字線(WL)被鎖存或使能，并且位線(BL)和數(shù)據(jù)線(DL)在時(shí)鐘節(jié)拍T1時(shí)被預(yù)充至1.2伏或類似的工作電壓。一個(gè)三節(jié)拍的讀取動(dòng)作開始于讀取1時(shí)時(shí)鐘節(jié)拍T2，并且主鎖存器(S1)的預(yù)充也開始于時(shí)鐘節(jié)拍T2(見圖8中主鎖存器114)。在時(shí)鐘T2時(shí)，時(shí)序62第二個(gè)讀取動(dòng)作的地址被接收。時(shí)序60的讀取動(dòng)作在時(shí)鐘節(jié)拍T3中與讀取2一起繼續(xù)進(jìn)行。在時(shí)鐘T3時(shí)，來自時(shí)序62的地址被鎖存。時(shí)序60的三節(jié)拍讀取通過時(shí)鐘節(jié)拍T0時(shí)的讀取3來結(jié)束。在時(shí)鐘節(jié)拍T0時(shí)，讀取電路的從鎖存器(S2)的預(yù)充也在進(jìn)行(見圖8中的從鎖存器118)。在T0時(shí)，時(shí)序62的地址被譯碼。在時(shí)鐘節(jié)拍T1時(shí)，主鎖存器被鎖住，數(shù)據(jù)輸出(DOUT)開始。在時(shí)鐘節(jié)拍T1時(shí)，字線(WL)被鎖住或使能，并且位線(BL)和數(shù)據(jù)線(DL)為時(shí)序62而被預(yù)充至1.2伏或類似的工作電壓。提供給時(shí)序60的數(shù)據(jù)從圖6中的時(shí)鐘節(jié)拍T1到T3被從鎖存器118保持有效(見圖8)。
在時(shí)鐘節(jié)拍T2時(shí)，當(dāng)來自時(shí)序60的數(shù)據(jù)提供時(shí)，時(shí)序62數(shù)據(jù)的讀取通過讀取1開始，并且主鎖存器114(見圖8)為時(shí)序62的讀取動(dòng)作而進(jìn)行預(yù)充。另外，在節(jié)拍T2時(shí)，地址提供給時(shí)序64。當(dāng)時(shí)序60的數(shù)據(jù)在節(jié)拍T3時(shí)提供時(shí)，時(shí)序62讀取的第二個(gè)節(jié)拍發(fā)生。進(jìn)一步，在節(jié)拍T3時(shí)，時(shí)序64的地址被鎖存。所以，圖6中有兩個(gè)節(jié)拍，其中，三個(gè)讀取動(dòng)作在存儲(chǔ)結(jié)構(gòu)中同時(shí)進(jìn)行。
正象圖6中所示，流水線可延續(xù)下去，其中T0-T3可以在最初的流水線等待發(fā)生后為任何數(shù)量的存儲(chǔ)器讀取而無限次地重復(fù)下去。所以，時(shí)序60，62，64和66以流水線方式完成處理過程。圖6中的流水線過程有一個(gè)6個(gè)節(jié)拍或1.5個(gè)系統(tǒng)時(shí)鐘的等待，由此在建立等待時(shí)間之后，每4個(gè)節(jié)拍或1個(gè)系統(tǒng)時(shí)鐘數(shù)據(jù)輸出。因此，流水線是一個(gè)1.5111…的結(jié)構(gòu)。
圖6的優(yōu)點(diǎn)包括通過指令序列60-66提供多個(gè)流水線數(shù)據(jù)值的流水線結(jié)構(gòu)。這個(gè)流水線結(jié)構(gòu)提供增加的數(shù)據(jù)吞吐量和至少80MHz并可選擇性地達(dá)到或超過100MHz的速度。圖6顯示了提高允許多指令序列時(shí)間上交疊的浮柵存儲(chǔ)結(jié)構(gòu)的效率和吞吐量的流水線結(jié)構(gòu)。這種流水線結(jié)構(gòu)的優(yōu)點(diǎn)包括在同一時(shí)鐘節(jié)拍多任務(wù)發(fā)生，三節(jié)拍讀取，與系統(tǒng)時(shí)鐘比較時(shí)為一2X節(jié)拍時(shí)鐘，多達(dá)三節(jié)拍的數(shù)據(jù)保持，較高時(shí)鐘頻率，同時(shí)保持隨機(jī)存取能力。例如，圖6中的流水線技術(shù)可用來提高EEPROM，EPROM，閃爍存儲(chǔ)器以及類似非易失性存儲(chǔ)器的數(shù)據(jù)存取速度。圖6的流水線技術(shù)可用來在建立等待完成后每個(gè)系統(tǒng)時(shí)鐘提供一個(gè)新的數(shù)據(jù)值。所以，圖4的流水線技術(shù)被稱作1X存取技術(shù)。
圖7畫出了與圖6相關(guān)的一個(gè)1X流水線結(jié)構(gòu)的時(shí)序圖。作為1X結(jié)構(gòu)，系統(tǒng)時(shí)鐘每兩個(gè)時(shí)鐘節(jié)拍翻轉(zhuǎn)一次。在時(shí)鐘節(jié)拍T2時(shí)，指令序列60的地址被接收，并在時(shí)鐘節(jié)拍T3時(shí)鎖存。第一個(gè)片選BS1在時(shí)鐘節(jié)拍T1時(shí)被鎖存，第二個(gè)片選BS2在隨后的時(shí)鐘節(jié)拍T0時(shí)被鎖存。字線(WL)被選中，位線(BL)和數(shù)據(jù)線(DL)在分別被標(biāo)為WL和DL的時(shí)鐘節(jié)拍T1時(shí)被預(yù)充。字線(WL)在時(shí)鐘節(jié)拍T1時(shí)被選中，如時(shí)鐘節(jié)拍T1時(shí)虛線所表示的。3個(gè)節(jié)拍讀取動(dòng)作在DL信號(hào)中的時(shí)鐘節(jié)拍T2時(shí)開始。PCHGS1在讀取電路的時(shí)鐘節(jié)拍T2時(shí)選擇對主鎖存器114進(jìn)行預(yù)充(見圖8)。讀取動(dòng)作在時(shí)鐘節(jié)拍T3時(shí)繼續(xù)進(jìn)行。在讀取電路的時(shí)鐘節(jié)拍T0時(shí)，從鎖存器(S2)的預(yù)充開始于從鎖存器118的預(yù)充信號(hào)PCHGS2。主鎖存器114(見圖8)在時(shí)鐘節(jié)拍T1時(shí)被鎖存，而數(shù)據(jù)在時(shí)鐘節(jié)拍T1時(shí)輸出。數(shù)據(jù)通過輸出使能(OE)信號(hào)輸出。數(shù)據(jù)(DOUT)在時(shí)鐘節(jié)拍T1，T2和T3總共3個(gè)時(shí)鐘節(jié)拍中保持有效，以保證在存儲(chǔ)結(jié)構(gòu)中的建立和保持時(shí)間。
圖7的優(yōu)點(diǎn)包括一種提高所有速度和時(shí)間吞吐量的流水線結(jié)構(gòu)。3個(gè)指令序列通過圖6-7所示的1X系統(tǒng)同時(shí)進(jìn)行。例如，指令序列60，62和64在圖6-7的時(shí)鐘節(jié)拍T2和T3中同時(shí)進(jìn)行。
圖8所示的是根據(jù)本發(fā)明的一種結(jié)構(gòu)的電路圖。電路圖100包括含有大量EEPROM存儲(chǔ)單元的左存儲(chǔ)陣列104，左陣列數(shù)據(jù)多路轉(zhuǎn)換開關(guān)106，右陣列數(shù)據(jù)多路轉(zhuǎn)換開關(guān)108，含有大量EEPROM存儲(chǔ)單元的右存儲(chǔ)陣列110，第一級(jí)讀取放大器負(fù)載112，第一級(jí)讀取放大器114，第二級(jí)讀取放大器負(fù)載116，第二級(jí)讀取放大器118，參考電流源120，傳輸門160，162，164，166，172和174，緩沖器176，反相器168，170和門178，以及預(yù)充電路180和182。第一級(jí)讀取放大器負(fù)載112包括反相器122，PMOS晶體管124，PMOS晶體管126和PMOS晶體管128。第一級(jí)讀取放大器114包括反相器130和反相器132。第二級(jí)讀取放大器負(fù)載116包括反相器148，PMOS晶體管150，PMOS晶體管152和PMOS晶體管154。第二級(jí)讀取放大器118包括反相器156和反相器158。參考電流源120包括NMOS晶體管136，NMOS晶體管138和NMOS晶體管140，NMOS晶體管142，NMOS晶體管144，以及NMOS晶體管146。左存儲(chǔ)陣列104與左數(shù)據(jù)多路轉(zhuǎn)換開關(guān)106連接。接收一個(gè)預(yù)充信號(hào)作為輸入的預(yù)充電路180與左數(shù)據(jù)多路轉(zhuǎn)換開關(guān)106連接。左數(shù)據(jù)多路轉(zhuǎn)換開關(guān)106也與傳輸門160和傳輸門164連接。同樣地，右存儲(chǔ)陣列110與右數(shù)據(jù)多路轉(zhuǎn)換開關(guān)108連接，而預(yù)充電路182與右數(shù)據(jù)多路轉(zhuǎn)換開關(guān)108連接。傳輸門162和傳輸門166依次與右數(shù)據(jù)多路轉(zhuǎn)換開關(guān)108連接。在第一級(jí)讀取放大器負(fù)載112中反相器122的輸入與預(yù)充信號(hào)連接，而反相器122的輸出與PMOS晶體管124，PMOS晶體管126和PMOS晶體管128的柵電極連接。PMOS晶體管124的源和PMOS晶體管128的源接VDD。PMOS晶體管124的漏與傳輸門160和傳輸門162連接。同樣地，PMOS晶體管128的漏與傳輸門164和傳輸門166連接。另外，PMOS晶體管124的漏與反相器170的輸入連接，并與第一級(jí)讀取放大器114中反相器130的輸入和反相器132的輸出連接。同樣地，PMOS晶體管128的漏與第一級(jí)讀取放大器中反相器130的輸出和反相器132的輸入連接，并與反相器168的輸入連接。如圖8所示，反相器130的輸出與反相器132的輸入連接，而反相器132的輸出與反相器130的輸入連接。反相器168的輸出與傳輸門172連接，而反相器170的輸出與傳輸門174連接。第二級(jí)讀取放大器負(fù)載116中的反相器148接收一預(yù)充信號(hào)，PCHGS2，作為輸入，而反相器148的輸出與PMOS晶體管150，PMOS晶體管152和PMOS晶體管154的柵電極連接。PMOS晶體管150的源和PMOS晶體管154的源接VDD。PMOS晶體管150的漏與傳輸門172第二級(jí)讀取放大器118和反相器176的輸入連接。更特別的是，PMOS晶體管150的漏與反相器156的輸入和第二級(jí)讀取放大器118中反相器158的輸出連接。同樣地，PMOS晶體管154的漏與傳輸門174以及第二級(jí)讀取放大器118中反相器156的輸出和反相器158的輸入連接。AND門的輸出與反相器158連接。AND門178接收兩個(gè)輸入，一個(gè)鎖存使能信號(hào)，LE和來自反相器184的預(yù)充信號(hào)，PCHGS2。另外，傳輸門172和傳輸門174接收鎖存使能條信號(hào)(bar sianal)，LEB，作為輸入。緩沖器176接收一個(gè)輸出使能信號(hào)，OE，作為輸入。在參考電流源120中，NMOS晶體管140的源接地，而NMOS晶體管140的漏與NMOS晶體管138的源連接。NMOS晶體管138的漏與NMOS晶體管136的源連接，而NMOS晶體管136的漏與傳輸門162，傳輸門166以及右數(shù)據(jù)多路轉(zhuǎn)換開關(guān)108連接。同樣地，NMOS晶體管146的源接地，而NMOS晶體管146的漏與NMOS晶體管144的源連接。NMOS晶體管144的漏與NMOS晶體管142的源連接，而NMOS晶體管142的漏與傳輸門164，傳輸門160以及左數(shù)據(jù)多路轉(zhuǎn)換開關(guān)108連接。另外，NMOS晶體管136的源和NMOS晶體管138的漏接電壓偏置信號(hào)，VBIAS。同樣地，NMOS晶體管142的源和NMOS晶體管144的漏接同一電壓偏置信號(hào)，VBIAS。如圖8所示，NMOS晶體管136，NMOS晶體管138，NMOS晶體管142和NMOS晶體管144的柵電極也與接電壓偏置信號(hào)，VBIAS。NMOS晶體管140的柵電極與參考電流右選擇信號(hào)，REFR，連接，而NMOS晶體管146的柵電極與參考電流左選擇信號(hào)，REFL，連接。另外，傳輸門160和傳輸門166接收行選擇左信號(hào)，RSELLB，作為輸入。同樣地，傳輸門162和傳輸門164接收行選擇右信號(hào)，RSEL-RB，作為輸入。
圖9示意了一個(gè)根據(jù)圖8畫的詳細(xì)電路圖。圖9畫出了數(shù)據(jù)多路轉(zhuǎn)換開關(guān)和位線預(yù)充方法的電路圖。位線預(yù)充是在框圖204中。框圖204接收預(yù)充控制信號(hào)OCHGD。反相器214產(chǎn)生PCHGD的互補(bǔ)信號(hào)，并作為一個(gè)輸入提供給NAND門216。列選擇信號(hào)，COL，提供給NAND門216的另一個(gè)輸入。NAND門216的輸出提供給NAND門218的第一個(gè)輸入。寫使能的互補(bǔ)信號(hào)，WEB，提供給NAND門218的第二個(gè)輸入。NAND門218的輸出與PMOS晶體管220的柵連接。晶體管220的漏與NMOS晶體管228的漏連接。晶體管220的源接電源VDD。數(shù)據(jù)多路轉(zhuǎn)換開關(guān)24畫在框圖190中。數(shù)據(jù)多路轉(zhuǎn)換開關(guān)24接收一偏置電壓，VBIAS，列選擇的互補(bǔ)信號(hào)，COLB，列選擇信號(hào)，COL，寫使能信號(hào)，WE，和寫使能的互補(bǔ)信號(hào)，WEB。偏置電壓信號(hào)提供給NMOS晶體管228的柵。位線與晶體管228的源和PMOS晶體管230的源連接。晶體管228的漏與PMOS晶體管226的源和NMOS晶體管224的源連接。列選擇的互補(bǔ)信號(hào)，COLB，提供給晶體管226的柵和NMOS晶體管212的柵。列選擇信號(hào)，COL，提供給晶體管224的柵。晶體管226和224的漏都與數(shù)據(jù)線連接。寫使能信號(hào)，WE，提供給NMOS晶體管210的柵。晶體管210的源與晶體管212的漏連接。晶體管212的源接地。晶體管210和212組成了示意位線復(fù)位電路圖的框圖202。晶體管210的漏與位線和NMOS晶體管208的漏連接。塊圖200是將位線電壓泄放到預(yù)定電平的泄放電路，它包括NMOS晶體管206和NMOS晶體管208。NMOS晶體管208的漏與位線和晶體管210的漏連接。晶體管208的源與晶體管206的漏連接。晶體管206的源接地。時(shí)鐘信號(hào)提供給晶體管206和208的柵，來控制漏電和時(shí)序。
圖9的優(yōu)點(diǎn)包括把未選擇的位線預(yù)充至1.2伏的塊圖204。另一個(gè)優(yōu)點(diǎn)是在寫的過程中將未選擇的位線接地，防止不正確的編程發(fā)生。
圖10示意了根據(jù)本發(fā)明的一個(gè)集成電路。一個(gè)數(shù)字信號(hào)處理器(DSP)的核302和一個(gè)非易失性存儲(chǔ)器的核304，通過各種雙向總線連接。地址總線306在DSP核和非易失性存儲(chǔ)器核304間傳送地址。數(shù)據(jù)總線308在DSP核和非易失性存儲(chǔ)器核304間傳送數(shù)據(jù)和信息?？刂瓶偩€306在DSP核和非易失性存儲(chǔ)器核304間傳送有關(guān)建立，優(yōu)先，中斷的信息。
集成電路的優(yōu)點(diǎn)包括由于較近距離帶來的連線的減少和速度的提高。DSP核可由微控制器或微控制器核來替換。
盡管本發(fā)明參照一定結(jié)構(gòu)進(jìn)行了描述，但本領(lǐng)域的工程師可對它作進(jìn)一步的改動(dòng)和提高。所以，應(yīng)該清楚的是，本發(fā)明包括所有諸如所附權(quán)利要求中所定義的不偏離本發(fā)明精神和范圍的改動(dòng)。
權(quán)利要求
1.一種非易失性存儲(chǔ)電路，其特征在于襯底上含有許多非易失性存儲(chǔ)單元的許多存儲(chǔ)區(qū)；與許多非易失性存儲(chǔ)單元連接的地址譯碼電路，其中，地址譯碼電路是用來翻譯輸入地址以及啟動(dòng)與許多非易失性存儲(chǔ)單元連接的許多導(dǎo)線；為從許多非易失性存儲(chǔ)單元中讀取數(shù)據(jù)而與許多非易失性存儲(chǔ)單元連接的讀取電路，該讀取電路有著主部分和從部分，其中，從部分與主部分連接并用來為輸出而存儲(chǔ)前面已被主存部分讀取的第一個(gè)數(shù)據(jù)值，而主部分用來讀取第二個(gè)數(shù)據(jù)值；以及其中，非易失性存儲(chǔ)電路是用來以流水線方式從許多非易失性存儲(chǔ)單元中讀取數(shù)據(jù)。
2.權(quán)利要求1的非易失性存儲(chǔ)電路，其進(jìn)一步特征在于預(yù)充電路，其中，預(yù)充電路是當(dāng)許多位線被讀取電路讀取時(shí)，用來預(yù)充許多非易失性存儲(chǔ)單元中許多未選擇位線的。
3.權(quán)利要求1的非易失性存儲(chǔ)電路，其進(jìn)一步特征在于非易失性存儲(chǔ)單元是隨機(jī)存儲(chǔ)單元。
4.權(quán)利要求1的非易失性存儲(chǔ)電路，其進(jìn)一步特征在一個(gè)數(shù)字信號(hào)處理器(DSP)，其中，數(shù)字信號(hào)處理器與非易失性存儲(chǔ)電路連接，并且數(shù)字信號(hào)處理器位于該襯底上。
5.一種非易失性存儲(chǔ)電路，其特征在于襯底上含有許多非易失性存儲(chǔ)單元的許多存儲(chǔ)區(qū)；與許多非易失性存儲(chǔ)單元連接的地址譯碼電路，其中，地址譯碼電路是用來翻譯輸入地址以及啟動(dòng)與許多非易失性存儲(chǔ)單元連接的許多導(dǎo)線；為從許多非易失性存儲(chǔ)單元中讀取數(shù)據(jù)而與許多非易失性存儲(chǔ)單元連接的讀取電路，該讀取電路具有一個(gè)第一電流參考源，一個(gè)第二電流參考源和讀取部分，讀取部分具有一個(gè)第一輸入和一個(gè)第二輸入，其中，當(dāng)讀取部分的第一輸入從存儲(chǔ)器的第一區(qū)接收數(shù)據(jù)時(shí)，第一電流參考源與讀取部分的第二輸入連接，而當(dāng)讀取部分的第一輸入從存儲(chǔ)器的第二區(qū)接收數(shù)據(jù)時(shí)，第二電流參考源則與讀取部分的第二輸入連接；與許多非易失性存儲(chǔ)單元連接的預(yù)充電路，其中，預(yù)充電路是當(dāng)許多位線被讀取電路選中和讀取時(shí)，用來預(yù)充許多非易失性存儲(chǔ)單元中許多未選擇位線的；以及其中，非易失性存儲(chǔ)電路是用來以流水線方式從許多非易失性存儲(chǔ)單元中讀取數(shù)據(jù)。
6.權(quán)利要求5的非易失性存儲(chǔ)電路，進(jìn)一步特征在于一個(gè)CPU核，其中，CPU核與非易失性存儲(chǔ)電路連接，并且CPU核位于該襯底上。
7.一種非易失性存儲(chǔ)電路，其特征在于含有許多浮柵存儲(chǔ)單元的許多存儲(chǔ)區(qū)；與許多浮柵存儲(chǔ)單元連接的地址譯碼電路，其中，地址譯碼電路是用來翻譯輸入地址以及啟動(dòng)與許多浮柵存儲(chǔ)單元連接的許多導(dǎo)線；為從許多浮柵存儲(chǔ)單元中讀取數(shù)據(jù)而與許多浮柵存儲(chǔ)單元連接的讀取電路，有著主鎖存部分和從鎖存部分的讀取電路，其中，從鎖存部分與主鎖存部分連接，并用來為輸出而存儲(chǔ)前面已被主鎖存部分讀取的第一個(gè)數(shù)據(jù)值，而主鎖存部分用來讀取第二個(gè)數(shù)據(jù)值；以及其中，非易失性存儲(chǔ)電路是用來以流水線方式從許多浮柵存儲(chǔ)單元中讀取數(shù)據(jù)，采用至少4個(gè)節(jié)拍時(shí)間的流水線過程，其中，4個(gè)節(jié)拍中的兩個(gè)被用以在讀取電路中完成數(shù)據(jù)的讀取。
8.權(quán)利要求7的非易失性存儲(chǔ)電路，它的進(jìn)一步特征在于預(yù)充電路，其中，預(yù)充電路是當(dāng)許多位線被讀取電路讀取時(shí)，用來預(yù)充許多浮柵存儲(chǔ)單元中許多未選擇位線的。
9.一種非易失性存儲(chǔ)電路，其特征在于含有許多隨機(jī)存取的浮柵存儲(chǔ)單元的許多存儲(chǔ)區(qū)；與許多浮柵存儲(chǔ)單元連接的地址譯碼電路，其中，地址譯碼電路是用來翻譯輸入地址以及啟動(dòng)與許多浮柵存儲(chǔ)單元連接的許多導(dǎo)線；為從許多浮柵存儲(chǔ)單元中讀取數(shù)據(jù)而與許多浮柵存儲(chǔ)單元連接的讀取電路，有著主鎖存部分和從鎖存部分的讀取電路，其中，從鎖存部分與主鎖存部分連接，并用來為輸出而存儲(chǔ)前面已被主鎖存部分讀取的第一個(gè)數(shù)據(jù)值，而主鎖存部分用來讀取第二個(gè)數(shù)據(jù)值；以及其中，非易失性存儲(chǔ)電路是用來以流水線方式從許多浮柵存儲(chǔ)單元中讀取數(shù)據(jù)，采用至少4個(gè)節(jié)拍時(shí)間的流水線過程，其中，4個(gè)節(jié)拍中的3個(gè)被用以在讀取電路中完成數(shù)據(jù)的讀取。
10.權(quán)利要求9的非易失性存儲(chǔ)電路，其進(jìn)一步特征在于預(yù)充電路，其中，預(yù)充電路是當(dāng)許多位線被讀取電路讀取時(shí)，用來預(yù)充許多浮柵存儲(chǔ)單元中許多未選擇位線的。
全文摘要
一種非易失性存儲(chǔ)結(jié)構(gòu)(10)包含許多由許多浮柵存儲(chǔ)單元形成的存儲(chǔ)陣列(12),并支持1X和2X的結(jié)構(gòu)。非易失性存儲(chǔ)器的設(shè)計(jì)包括高電平行譯碼器(16),低電平行譯碼器(18),數(shù)據(jù)多路轉(zhuǎn)換開關(guān)(24)和低電平控制電路(22)。非易失性存儲(chǔ)結(jié)構(gòu)(10)特征在于具有100MHz工作頻率的流水線結(jié)構(gòu)。數(shù)據(jù)多路轉(zhuǎn)換開關(guān)(24)和具有主鎖存/從鎖存部分的讀取放大電路(26)提高了數(shù)據(jù)存取速度。
文檔編號(hào)G06F12/06GK1195175SQ97125660
公開日1998年10月7日 申請日期1997年12月25日 優(yōu)先權(quán)日1996年12月26日
發(fā)明者卡爾·L·王, 金雨·辛 申請人:摩托羅拉公司