專利名稱：運(yùn)算裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及運(yùn)算裝置，更詳細(xì)地說(shuō)，涉及計(jì)算兩個(gè)積之和的運(yùn)算裝置。
在具有三維圖形處理功能的幀緩沖存儲(chǔ)器中，設(shè)有混和單元，為顯示畫面中近前側(cè)的透明物體，混和單元將透明物體的彩色數(shù)據(jù)與位于畫面內(nèi)側(cè)的物體的彩色數(shù)據(jù)相混和。例如在Silicon.圖形公司提供的開(kāi)放式圖形庫(kù)(Open GL)中，將源數(shù)據(jù)(為表示位于畫面近前側(cè)的透明物體而從外部提供的一個(gè)新的彩色數(shù)據(jù))表示為SRC、將此源數(shù)據(jù)的混和系數(shù)表示為FSRC、將目標(biāo)數(shù)據(jù)(已經(jīng)存在于幀緩沖存儲(chǔ)器內(nèi)、表示畫面中內(nèi)側(cè)物體的舊彩色數(shù)據(jù))表示為DST、將目標(biāo)數(shù)據(jù)的混和系數(shù)表示為FDST、則在幀緩沖存儲(chǔ)器中新存儲(chǔ)的混和數(shù)據(jù)BLEND可表示為下式(1)BLEND＝SRC×FSRC+DST×FDST ……(1)為了進(jìn)行上述(1)式所表達(dá)的運(yùn)算，一般，混和單元需要具備2個(gè)乘法器和一個(gè)加法器。例如，當(dāng)采用華萊士(Wallace)方式的乘法器(華萊士樹(shù))時(shí)，因?yàn)樾枰?個(gè)乘法器樹(shù)(加法器樹(shù))，所以，存在著混和單元體積大的問(wèn)題。另外，因?yàn)樾枰M(jìn)行最終相加，所以，還存在著運(yùn)算速度慢的問(wèn)題。
所以，本發(fā)明是為解決上述問(wèn)題而提案的，其目的在于提供一種體積更小、運(yùn)算速度更快的運(yùn)算裝置。
本發(fā)明第一方面所涉及的運(yùn)算裝置是計(jì)算m位第一乘數(shù)與n位第一被乘數(shù)的積加上m位第二乘數(shù)與n位第二被乘數(shù)的積所得之和的運(yùn)算裝置，它包括第一加法裝置、m個(gè)選擇裝置和加法器樹(shù)。第一加法裝置將第一被乘數(shù)與第二被乘數(shù)相加。m個(gè)選擇裝置根據(jù)第一和第二乘數(shù)的對(duì)應(yīng)位，選擇第1被乘數(shù)、第2被乘數(shù)、由第一加法裝置計(jì)算出的第1與第2被乘數(shù)的和以及0中的一個(gè)，生成部分積。加法器樹(shù)將從m個(gè)選擇裝置來(lái)的m個(gè)部分積每個(gè)移動(dòng)一位，并計(jì)算移位后的部分積之和。
本發(fā)明第2方面所涉及的運(yùn)算裝置在第一方面的構(gòu)成基礎(chǔ)上，m個(gè)選擇裝置中的每一個(gè)裝置又包括n個(gè)選擇器。這n個(gè)選擇器可以進(jìn)行以下選擇當(dāng)?shù)?乘數(shù)與第2乘數(shù)的對(duì)應(yīng)位兩者都為1時(shí)，選擇第1與第2被乘數(shù)之和的對(duì)應(yīng)位；當(dāng)?shù)?乘數(shù)的對(duì)應(yīng)位為1而第2乘數(shù)的對(duì)應(yīng)位為0時(shí)，選擇第1被乘數(shù)的對(duì)應(yīng)位；當(dāng)?shù)?乘數(shù)的對(duì)應(yīng)位為0而第2乘數(shù)的對(duì)應(yīng)位為1時(shí)，選擇第2被乘數(shù)的對(duì)應(yīng)值；當(dāng)?shù)?和第2乘數(shù)的對(duì)應(yīng)位都為0時(shí)，則選擇0。
本發(fā)明第3方面所涉及的運(yùn)算裝置在第2方面的構(gòu)成基礎(chǔ)上，加法器樹(shù)又包括陣列狀排列的多個(gè)加法器。各多個(gè)加法器都包括進(jìn)位輸入，與對(duì)于第1和第2乘數(shù)的位較該加法器低一位的n個(gè)加法器中對(duì)應(yīng)的一個(gè)加法器的進(jìn)位輸出相連；第1數(shù)據(jù)輸入，與n個(gè)選擇器中對(duì)應(yīng)的一個(gè)選擇器的輸出相連；第2數(shù)據(jù)輸入，與對(duì)于第1和第2被乘數(shù)的位較對(duì)應(yīng)的一個(gè)加法器高一位的加法器的數(shù)據(jù)輸出相連；數(shù)據(jù)輸出；以及進(jìn)位輸出。
本發(fā)明第4方面所涉及的運(yùn)算裝置在第1-3方面的任何一個(gè)的構(gòu)成基礎(chǔ)上，又包括反演裝置和第2加法裝置。反演裝置把m個(gè)部分積的最高位反演。第2加法裝置在根據(jù)m個(gè)部分積中的第1和第2乘數(shù)的最低位生成的部分積的最高位和比根據(jù)第1和第2乘數(shù)最高位生成的部分積的最高位高一位的位上分別加1。
本發(fā)明第5方面的運(yùn)算裝置在第1-第3方面的任何一個(gè)的構(gòu)成基礎(chǔ)上，又包括復(fù)位裝置。復(fù)位裝置將根據(jù)第1及第2乘數(shù)的高位生成的部分積的高位和根據(jù)第1及第2乘數(shù)的低位生成的部分積的低位屏蔽為零。


圖1為表示使用了兩個(gè)乘法器的典型混和運(yùn)算裝置的構(gòu)成的概念圖；圖2為用于說(shuō)明先算出根據(jù)混和系數(shù)的同一位生成的兩個(gè)部分積的方法的概念圖；圖3為表示本發(fā)明的第一實(shí)施例的混和運(yùn)算裝置的構(gòu)成的概念圖；圖4為表示圖3所示的混和運(yùn)算裝置的具體構(gòu)成的方框圖；圖5為表示圖4所示半加法器的構(gòu)成的電路圖；圖6為表示圖4所示全加法器的構(gòu)成的電路圖；圖7為表示圖4所示的另一個(gè)全加法器的構(gòu)成電路圖；圖8為表示圖4所示的另一個(gè)半加法器的構(gòu)成的電路圖；圖9為表示圖4所示的再一個(gè)全加法器的構(gòu)成的電路圖10為表示圖4所示的又一個(gè)全加法器的構(gòu)成的電路圖；圖11為表示圖4所示的又再一個(gè)全加法器的構(gòu)成的電路圖；圖12為表示圖5所示的“異”門的構(gòu)成的電路圖；圖13為表示圖6所示“同”門的構(gòu)成的電路圖；圖14為表示圖5所示多路轉(zhuǎn)換器的構(gòu)成的電路圖；圖15為表示當(dāng)源數(shù)據(jù)或目標(biāo)數(shù)據(jù)為負(fù)時(shí)部分積的構(gòu)成的概念圖；圖16為表示在本發(fā)明第2實(shí)施例的混和裝置中生成的部分積的構(gòu)成的概念圖；圖17為表示圖16所示混和運(yùn)算裝置的具體構(gòu)成的方框圖；圖18為表示圖17所示半加法器的構(gòu)成的電路圖；圖19為表示圖17所示的另一個(gè)半加法器的構(gòu)成的電路圖；圖20為表示圖17所示全加法器的構(gòu)成的電路圖；圖21為表示圖19中所示多路轉(zhuǎn)換器的構(gòu)成的電路圖；圖22為用于說(shuō)明本發(fā)明第3實(shí)施例的混和運(yùn)算裝置的原理的概念圖；圖23為用于說(shuō)明圖22所示混和運(yùn)算裝置的原理的另一概念圖；圖24為表示圖22和圖23所示混和運(yùn)算裝置的具體構(gòu)成的方框圖；圖25為表示圖24中所示具有復(fù)位功能的選擇器的構(gòu)成的電路圖。
以下，將參照附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。圖中的相同或相當(dāng)?shù)牟糠钟猛环?hào)表示，并不再做重復(fù)說(shuō)明。
一般，當(dāng)采用2個(gè)乘法器來(lái)進(jìn)行前述(1)式所表達(dá)的混和運(yùn)算時(shí)，如圖1所示，整個(gè)目標(biāo)數(shù)據(jù)DST與其混和系數(shù)FDST的各位分別相乘得到多個(gè)部分積1，另外，整個(gè)源數(shù)據(jù)SRC也與其混和系數(shù)FSRC的各位分別相乘得到多個(gè)部分積2。然后再計(jì)算出多個(gè)部分積1的和，得出了目標(biāo)數(shù)據(jù)DST其混和系數(shù)FDST的積，計(jì)算出多個(gè)部分積2的和，得出了源數(shù)據(jù)SRC和其混和系數(shù)FSRC的積。最后再由加法器3把這兩個(gè)積相加，得出混和數(shù)據(jù)BLEND。
上述運(yùn)算是先分別計(jì)算出多個(gè)部分積1的和及多個(gè)部分積2的和，再將這兩個(gè)和相加。但也可以象圖2所示那樣，先計(jì)算出對(duì)應(yīng)于混和系數(shù)FDST和FSRC同一位的一個(gè)部分積1與一個(gè)部分積2的和，然后再將這些多個(gè)和相加。在這里，一個(gè)部分積1與一個(gè)部分積2的和只可能是DST+SRC、DST、SRC、O這四種情況中的一個(gè)。
例如，在源數(shù)據(jù)SRC是01012(510)、混和系數(shù)FSRC是00112(310)時(shí)，積SRC×FSRC可以如表達(dá)式1所示計(jì)算出來(lái)。
從上述表達(dá)式1可以清楚地看到，因?yàn)榛旌拖禂?shù)FSRC的各位是0或是1，所以源數(shù)據(jù)SRC和混和系數(shù)FSRC的各位的部分積是0或者是源數(shù)據(jù)SRC本身。
還有，目標(biāo)數(shù)據(jù)DST為10012(910)、混和系數(shù)FDST為10102(1010)時(shí)，積DST×FDST可以如表達(dá)式2所示計(jì)算出來(lái)。
從上述表達(dá)式2也可以清楚地看到，由于混和系數(shù)FDST的各位是0或是1，所以目標(biāo)數(shù)據(jù)DST與其混和系數(shù)FDST各位的部分積是0或是目標(biāo)數(shù)據(jù)DST本身。
這樣，如上所述，部分積1和部分積2的和是DST+SRC、DST、SRC或0中的一個(gè)。
鑒于混和運(yùn)算的這種性質(zhì)，后述的本發(fā)明實(shí)施例的特征在于包括預(yù)先計(jì)算出源數(shù)據(jù)和目標(biāo)數(shù)據(jù)之和的預(yù)加法器。圖3為表示本發(fā)明實(shí)施例1的混和運(yùn)算裝置的構(gòu)成的概念圖。參照該圖可以看到，此混和運(yùn)算裝置包括計(jì)算源數(shù)據(jù)SRC與目標(biāo)數(shù)據(jù)DST之和的預(yù)加法器。根據(jù)混和系數(shù)FSRC和FDST的各位，選擇源數(shù)據(jù)SRC、目標(biāo)數(shù)據(jù)DST、目標(biāo)數(shù)據(jù)與源數(shù)據(jù)之和DST+SRC及0中的一個(gè)，生成部分積4。當(dāng)混和系數(shù)FDST的某位和混和系數(shù)FSRC的與之對(duì)應(yīng)的位都為1時(shí)，選擇和DST+SRC。當(dāng)混和系數(shù)FDST的某位為1而混和系數(shù)FSRC的與之對(duì)應(yīng)的位為0時(shí)，選擇目標(biāo)數(shù)據(jù)DST。當(dāng)混和系數(shù)FDST的某位為0而混和系數(shù)FSRC的與之對(duì)應(yīng)的位為1時(shí)，選擇源數(shù)據(jù)SRC。當(dāng)混和系數(shù)FDST的某位和混和數(shù)據(jù)FSRC的與之對(duì)應(yīng)位都為0時(shí)，選擇0。
例如，和上述一樣，目標(biāo)數(shù)據(jù)DST為10012、混和系數(shù)FDST為10102、源數(shù)據(jù)SRC為01012、混和系數(shù)FSRC為00112時(shí)，預(yù)加法器11作為和DST+SRC預(yù)先準(zhǔn)備出11102(1310)。
由于混和系數(shù)FDST的第0位(最低位)是0而混和系數(shù)FSRC的第0位是1，所以，根據(jù)第0位生成的部分積如表達(dá)式3所示為01012(SRC)。由于混和系數(shù)FDST和FSRC的第1位都是1，所以，根據(jù)第1位生成的部分積為11102(DST+SRC)。由于混和系數(shù)FDST和FSRC的第2位都是0，所以，根據(jù)第2位生成的部分積為00002。由于混和系數(shù)FDST的第3位(最高位)是1而混和系數(shù)FSRC的第3位是0，所以，根據(jù)第3位生成的部分積是10012(DST)。
這四個(gè)部分積每個(gè)移動(dòng)一位，計(jì)算出移位后的部分積之和，作為結(jié)果得出混和數(shù)據(jù)BLEND 11010012(10510)。
圖4是表示圖3所示混和運(yùn)算裝置的具體構(gòu)成的方框圖。此混和運(yùn)算裝置計(jì)算4位源數(shù)據(jù)SRC[3∶0]與四位混和系數(shù)FSRC[3∶0]的積和4位目標(biāo)數(shù)據(jù)DST[3∶0]與4位混合系數(shù)FDST[3∶0]的積的和。
參照?qǐng)D4，此混和運(yùn)算裝置包括預(yù)加法器11，預(yù)先計(jì)算出源數(shù)據(jù)SRC和目標(biāo)數(shù)據(jù)DST的和SRC+DST；四個(gè)選擇電路12-15，生成部分積4；加法器樹(shù)160-163、170-173、180-183、190-193)，計(jì)算部分積之和。
預(yù)加法器11為順次進(jìn)位方式，包括半加法器110及全加法器111-113。半加法器110包括數(shù)據(jù)輸入A、數(shù)據(jù)輸出S、進(jìn)位輸入CI和進(jìn)位輸出CO。目標(biāo)數(shù)據(jù)的第0位DST
提供到半加法器110的進(jìn)位輸入CI。源數(shù)據(jù)的第0位SRC
提供到半加法器110的數(shù)據(jù)輸入A。各全加法器111-113包括數(shù)據(jù)輸入A和B、數(shù)據(jù)輸出S、進(jìn)位輸入CI，及進(jìn)位輸出CO。目標(biāo)數(shù)據(jù)的第1位DST[1]提供到全加法器111的數(shù)據(jù)輸入B。源數(shù)據(jù)的第1位SRC[1]提供到全加法器111的數(shù)據(jù)輸入A。全加法器110的進(jìn)位輸出CO提供到全加法器111的進(jìn)位輸入CI。目標(biāo)數(shù)據(jù)的第2位DST[2]提供到全加法器112的數(shù)據(jù)輸入B。源數(shù)據(jù)的第2位SRC[2]提供到全加法器112的數(shù)據(jù)輸入A。全加法器111的進(jìn)位輸出CO提供到全加法器112的進(jìn)位輸入CI。目標(biāo)數(shù)據(jù)的第3位DST[3]提供到全加法器113的數(shù)據(jù)輸入B。源數(shù)據(jù)的第3位SRC[3]提供到全加法器113的數(shù)據(jù)輸入A。全加法器112的進(jìn)位輸出CO提供到全加法器113的進(jìn)位輸入CI。
選擇電路12根據(jù)混和系數(shù)的第0位FSRC
和FDST
，選擇源數(shù)據(jù)SRC[3∶0]、目標(biāo)數(shù)據(jù)DST[3∶0]、來(lái)自預(yù)加法器11的源數(shù)據(jù)與目標(biāo)數(shù)據(jù)之和SRC[3∶0]+DST[3∶0]及00002這四個(gè)數(shù)據(jù)中的一個(gè)。選擇電路13根據(jù)混和系數(shù)的第一位FSRC[1]及FDST[1]，選擇前述四個(gè)數(shù)據(jù)中的一個(gè)。選擇電路14根據(jù)混和系數(shù)的第二位FSR[2]及FDST[2]，選擇前述4個(gè)數(shù)據(jù)中的一個(gè)。選擇電路15根據(jù)混和系數(shù)的第3位FSRC[3]及FDST[3]，選擇前述4個(gè)數(shù)據(jù)中的一個(gè)。
加法器樹(shù)(160-163、170-173、180-183、190-193)將來(lái)自選擇電路12-15的4個(gè)部分積每個(gè)移動(dòng)一位，并計(jì)算移位后的部分積之和。
更具體地說(shuō)，對(duì)應(yīng)于源數(shù)據(jù)SRC[3∶0]及目標(biāo)數(shù)據(jù)DST[3∶0]的各位，選擇電路12包括4個(gè)選擇器120-123。當(dāng)混和系數(shù)的第0位FSRC
及FDST
為1時(shí)，選擇器120-123分別選擇加法器110-113的數(shù)據(jù)輸出S。當(dāng)混和系數(shù)的第0位FSRC
為1而混和系數(shù)的第0位FDST
為0時(shí)，選擇器120-123分別選擇源數(shù)據(jù)的第0位～第3位SRC
～SRC[3]。當(dāng)混和系數(shù)的第0位FSRC
為0而混和系數(shù)的第0位FDST
為1時(shí)，選擇器120-123分別選擇目標(biāo)數(shù)據(jù)的第0位～第3位DST
～DST[3]。當(dāng)混和系數(shù)的第0位FSRC
和FDST
都為0時(shí)，選擇器120-123分別選擇0。選擇電路12還包括一個(gè)選擇器124，當(dāng)混和系數(shù)的第0位FSRC
和FDST
都為1時(shí)，選擇加法器113的進(jìn)位輸出CO。
選擇電路13也包括4個(gè)選擇器130～133。選擇器130～133與選擇器120～123幾乎同樣地構(gòu)成，與選擇器120～123不同的是根據(jù)混和系數(shù)的第1位FSRC[1]及FDST[1]進(jìn)行選擇操作。選擇電路14也包括4個(gè)選擇器140～143。選擇器140～143也與選擇器120～123幾乎同樣地構(gòu)成，與選擇器120～123不同的是，根據(jù)混和系數(shù)的第2位FSRC[2]及FDST[2]進(jìn)行選擇操作。選擇電路15也包括4個(gè)選擇器150～153。選擇器150～153也與選擇器120～123幾乎同樣地構(gòu)成，與選擇器120～123不同的是，根據(jù)混和系數(shù)的第3位FSRC[3]及FDST[3]進(jìn)行選擇操作。
選擇電路13還包括一個(gè)與選擇器124同樣的選擇器134。選擇電路14還包括一個(gè)與選擇器124同樣的選擇器144。選擇電路15還包括一個(gè)與選擇器124同樣的選擇器154。
該加法器樹(shù)是周知的進(jìn)位保存方式，包括4×4陣列狀排列的16個(gè)加法器160-163、170-173、180-183、190-193。由半加法器160-163構(gòu)成的加法電路16把由選擇電路12生成的部分積逐位加到由選擇電路12生成的部分積上；由全加法器170-173構(gòu)成的加法電路17把由選擇電路14生成的部分積逐位加到由加法電路16生成的部分積上；由全加法器180-183構(gòu)成的加法電路18把由選擇電路15生成的部分積逐位加到由加法電路17生成的部分積上；由半加法器190及全加法器191-193構(gòu)成的加法電路19計(jì)算加法電路18的進(jìn)位。
更具體地說(shuō)，半加法器160包括和選擇器121的輸出相連的進(jìn)位輸入CI、和選擇器130的輸出相連的數(shù)據(jù)輸入A、數(shù)據(jù)輸出S以及進(jìn)位輸出CO。半加法器161-163也與半加法器160幾乎同樣地構(gòu)成。全加法器170包括進(jìn)位輸入CI，與對(duì)于混和系數(shù)的位FSRC
FSRC[3]、FDST
、FDST[3]較加法器170低一位的4個(gè)半加法器160-163中對(duì)應(yīng)的一個(gè)半加法器160的進(jìn)位輸出相連；數(shù)據(jù)輸入A，與4個(gè)選擇器140-143中對(duì)應(yīng)的一個(gè)選擇器140的輸出相連；數(shù)據(jù)輸入B，與對(duì)于源數(shù)據(jù)及目標(biāo)數(shù)據(jù)的位SRC
-SRC[3]、DST
-DST[3]較前述對(duì)應(yīng)的一個(gè)半加法器160高一位的半加法器161的數(shù)據(jù)輸出S相連；數(shù)據(jù)輸出S；以及進(jìn)位輸出CO。全加法器171-173也與全加法器170幾乎同樣地構(gòu)成。全加法器180包括和全加法器170的進(jìn)位輸出CO相連的進(jìn)位輸入CI；與選擇器150的輸出相連的數(shù)據(jù)輸入A；和全加法器171的數(shù)據(jù)輸出S相連的數(shù)據(jù)輸入B；數(shù)據(jù)輸出S；以及進(jìn)位輸出CO。全加法器181-183也與全加法器180幾乎同樣地構(gòu)成。半加法器190包括與全加法器180的進(jìn)位輸出CO相連的進(jìn)位輸入CI；與全加法器181的數(shù)據(jù)輸出S相連的數(shù)據(jù)輸入A；數(shù)據(jù)輸出S；和進(jìn)位輸出CO。全加法器191包括和半加法器190的進(jìn)位輸出CO相連的進(jìn)位輸入CI；和全加法器181的進(jìn)位輸出CO相連的數(shù)據(jù)輸入B；與全加法器182的數(shù)據(jù)輸出S相連的數(shù)據(jù)輸入A；數(shù)據(jù)輸出S；和進(jìn)位輸出CO。全加法器192也與全加法器191幾乎同樣地構(gòu)成。全加法器193包括；與全加法器192的進(jìn)位輸出CO相連的進(jìn)位輸入CI；與全加法器183的進(jìn)位輸出CO相連的數(shù)據(jù)輸入B；與選擇器154的輸出相連的數(shù)據(jù)輸入A；數(shù)據(jù)輸出S；以及進(jìn)位輸出CO。
這樣，此混和運(yùn)算裝置計(jì)算出9位混和數(shù)據(jù)BLEND[8∶0]?；旌蛿?shù)據(jù)的第0位BLEND
從選擇器120的輸出得到。混和數(shù)據(jù)的第1位BLEND[1]從半加法器160的數(shù)據(jù)輸出S得到。混和數(shù)據(jù)的第2位BLEND[2]從全加法器170的數(shù)據(jù)輸出S得到?；旌蛿?shù)據(jù)的第3位BLEND[3]從全加法器180的數(shù)據(jù)輸出S得到?；旌蛿?shù)據(jù)的第4位BLEND[4]從半加法器190的數(shù)據(jù)輸出S得到?；旌蛿?shù)據(jù)的第5位BLEND[5]從全加法器191的數(shù)據(jù)輸出S得到；混和數(shù)據(jù)的第6位BLEND[6]從全加法器192的數(shù)據(jù)輸出S得到。混和數(shù)據(jù)的第7位BLEND[7]從全加法器193的數(shù)據(jù)輸出S得到。混和數(shù)據(jù)的第8位BLEND[8]從全加法器193的進(jìn)位輸出CO得到。
例如，同前述一樣，SRC[3∶0]為0101、混和系數(shù)FSRC[3∶0]為0011、目標(biāo)數(shù)據(jù)為DST[3∶0]為1001、混和系數(shù)FDST[3∶0]為1010時(shí)，從選擇器123-120得到0101(源數(shù)據(jù)SRC[3∶0])；從選擇器133-130得到1110(源數(shù)據(jù)SRC[3∶0]和目標(biāo)數(shù)據(jù)DST[3∶0]的和)；從選擇器143-140得到0000；進(jìn)而，從選擇器153-150得到1001(目標(biāo)數(shù)據(jù)DST[3∶0])。結(jié)果是，從加法器樹(shù)(160-163、170-173、180-183、190-193)得到1101001的混和數(shù)據(jù)BLEND[8∶0]。
例如，如圖5所示，半加法器110包括“異”門1100、多路轉(zhuǎn)換器1101及反演器1102。半加法器160-163也與半加法器110同樣地構(gòu)成。例如，如圖6所示，全加法器111包括“異”門1110、“同”門1111、反演器1112、多路轉(zhuǎn)換器1113及反演器1114。全加法器113、170-173也與全加法器111同樣地構(gòu)成。例如，如圖7所示，全加法器112包括“異”門1120和1121、多路轉(zhuǎn)換器1122以及反演器1123。全加法器180-183也與全加法器112同樣地構(gòu)成。例如，如圖8所示，半加法器190包括“異”門1900、多路轉(zhuǎn)換器1901及反演器1902。例如，如圖9所示，全加法器191包括“同”門1911、“異”門1912、多路轉(zhuǎn)換器1913及反演器1914。例如，如圖10所示，全加法器192包括“同”門1920及1921、反演器1922、多路轉(zhuǎn)換器1923以及反演器1924。例如，如圖11所示，全加法器193包括“同”門1930、“異”門1931及多路轉(zhuǎn)換器1932。
例如，如圖12所示，“異”門1100包括反演器11000、多路轉(zhuǎn)換器11001及反演器11002。多路轉(zhuǎn)換器11001響應(yīng)于一個(gè)輸入信號(hào)I1，選擇反演器11000的輸出信號(hào)或者另一個(gè)輸入信號(hào)I2。圖6所示的“異”門1110、圖7所示的“異”門1120、圖8所示的“異”門1900、圖9所示的“異”門1912及圖11所示的“異”門1931也與該“異”門1100同樣地構(gòu)成。
例如，如圖13所示，圖6所示的“同”門1111包含反演器11110、多路轉(zhuǎn)換器11111和反演器11112。多路轉(zhuǎn)換器11111響應(yīng)于一個(gè)輸入信號(hào)I1，選擇另一個(gè)輸入信號(hào)I2或者反演器11110的輸出信號(hào)。圖9所示的“同”門1911、同10所示的“同”門1920和1921以及圖11所示的“同”門1930也與該“同”門1111同樣地構(gòu)成。
例如，如圖14所示，圖5所示的多路轉(zhuǎn)換器1101包括傳輸門11010和11011及反演器11012。因?yàn)轫憫?yīng)于低電平的控制信號(hào)SB，傳輸門11010導(dǎo)通，傳輸門11011關(guān)斷，所以，輸出一個(gè)輸入信號(hào)I1。反之，因?yàn)轫憫?yīng)于高電平的控制信號(hào)SB，傳輸門11010關(guān)斷，傳輸門11011導(dǎo)通，所以，輸出另一個(gè)輸入信號(hào)I2。圖6所示的多路轉(zhuǎn)換器1113、圖7所示的多路轉(zhuǎn)換器1122、圖8所示的多路轉(zhuǎn)換器1901、圖9所示的多路轉(zhuǎn)換器1913、圖10所示的多路轉(zhuǎn)換器1923、圖11所示的多路轉(zhuǎn)換器1932、圖12所示的多路轉(zhuǎn)換器11001以及圖13所示的多路轉(zhuǎn)換器11111也與此多路轉(zhuǎn)換器1101同樣地構(gòu)成。
如上所述，本發(fā)明實(shí)施例1的混和運(yùn)算裝置由于包括預(yù)先計(jì)算出源數(shù)據(jù)和目標(biāo)數(shù)據(jù)的和SRC[3∶0]+SDT[3∶0]的加法器11，還包括從和SRC[3∶0]+DST[3∶0]、源數(shù)據(jù)SRC[3∶0]、目標(biāo)數(shù)據(jù)DST[3∶0]或者0這4個(gè)數(shù)據(jù)中選擇一個(gè)的選擇電路12-15，所以，用于計(jì)算部分積之和的加法器樹(shù)的尺寸為現(xiàn)有的一半。再加上因?yàn)椴恍枰罱K加法器(圖1的3)，所以，運(yùn)算速度比現(xiàn)有的快。在上述實(shí)施例1中的源數(shù)據(jù)和目標(biāo)數(shù)據(jù)都是正數(shù)，但在擴(kuò)展開(kāi)放式圖形庫(kù)中還有必要進(jìn)行用下述式(2)和(3)表達(dá)的減法混和運(yùn)算BLEND＝SRC×FSRC-DST×FDST ……(2)BLEND＝-SRC×FSRC+DST×FDST ……(3)上述式(2)的情況是目標(biāo)數(shù)據(jù)為負(fù)(-DST)。上述式(3)的情況是源數(shù)據(jù)為負(fù)(-SRC)。因?yàn)?，必須把源及目?biāo)數(shù)據(jù)擴(kuò)展成為帶有以2的補(bǔ)碼表示的符號(hào)位的數(shù)字。在上述式(2)的情況下，目標(biāo)數(shù)據(jù)(-DST)的最高位是1。在上述式(3)的情況下，源數(shù)據(jù)(-SRC)的最高位是1。
一般，可以用下述式(4)表示以2的補(bǔ)數(shù)表示的2進(jìn)制數(shù)A[n∶0](符號(hào)位是A[n])的值value。
value＝-2n×A[n]+2(n-1)×A[n-1]+……+21×A[1]+20×A
這樣，當(dāng)把m位的2進(jìn)制數(shù)乘到帶有n位符號(hào)位的2進(jìn)制數(shù)上時(shí)，可以得到圖15所示的部分積。把m位的2進(jìn)制數(shù)的最低位乘到2進(jìn)制數(shù)A[n∶0]上，可以得到例如{P0[n]，P0[n-1]，P0[n-2]，…P0[2]，P0[1]，P0
}。其它的部分積也與此同樣地得到。這些部分積每個(gè)移動(dòng)1位后相加，所以，部分積的符號(hào)位P0[n]，P1[n]，P2[n]，…，Pm[n]也每個(gè)移動(dòng)一位。為了計(jì)算帶有這樣的符號(hào)位的部分積正確的和，一般有必要進(jìn)而進(jìn)行將與符號(hào)位相同的數(shù)值向高位側(cè)展開(kāi)的符號(hào)擴(kuò)張。但是，符號(hào)擴(kuò)張會(huì)使加法器樹(shù)的尺寸增大。依照下述的運(yùn)算方法，能在不進(jìn)行符號(hào)擴(kuò)張的情況下，計(jì)算出部分積正確的和。
首先，用部分積的符號(hào)位，借助于下述式(5)對(duì)數(shù)值sign進(jìn)行定義。
sign＝-(2m×Pm[n]+…+22×P2[n]+21×P1[n]+20×P0[n])×2n把用式(5)表示的數(shù)值Sign用2的補(bǔ)數(shù)重新表示后，加到排除掉符號(hào)位的部分積的和上即可。數(shù)值Sign以2的補(bǔ)數(shù)可用下述式(6)表示。在這里，在比最高有效位的符號(hào)位Pm[n]高一位的位上添加符號(hào)位。另外，/Pm[n]、…/P2[n]、/P1[n]、/P0[n]分別表示Pm[n]、…、P2[n]、P1[n]、P0
的反演值。
sign＝(-2(m+1)×1+2m×/Pm[n ]+…+22×/P2[n]+21×/P1[n]+20×/P0[n]+1)×2n即，如圖16所示，重新表示部分積，進(jìn)而，如上述式(6)那樣，進(jìn)行部分積{/Pm[n]，Pm[n-1]，Pm[n-2]，…，Pm[2]，Pm[1]，Pm
}的符號(hào)擴(kuò)張，并在比該符號(hào)位高一位的位上加1。另外，在部分積{/P0[n ]，P0[n-1]，P0[n-2]，…，P0[2]，P0[1]，P0
}的符號(hào)位/P0[n]上加1。
例如，在上述式(2)中，在源數(shù)據(jù)SRC[2∶0]為01112(7100)、混和系數(shù)FSRC[3∶0]為01102(610)、目標(biāo)數(shù)據(jù)-DST[2∶0]為11002(-410)、混和系數(shù)FDST[3∶0]為00112(310)時(shí)，作為混和數(shù)據(jù)BLEND[8∶0]，必然得出000111102(3010)。這時(shí)，部分積為0111(SRC)、1100(-DST)、0011(SRC-DST)或者0000。如下面的表達(dá)式4所示，混和系數(shù)FSRC的第0位為0而混和系數(shù)FDST的第0位為1，所以，對(duì)應(yīng)于第0位的部分積為1100(-DST)?；旌拖禂?shù)FSRC及FDST的第1位都為1，所以，對(duì)應(yīng)于第1位的部分積為0011(SRC-DST)?；旌拖禂?shù)FSRC的第2位為1而混和系數(shù)FDST的第2位為0，所以，對(duì)應(yīng)于第2位的部分積為0111(SRC)。而且，混和系數(shù)FSRC及FDST的第3位都為0，所以，對(duì)應(yīng)于第3位的部分積為0000。當(dāng)借助于符號(hào)擴(kuò)張計(jì)算這些部分積的和時(shí)，像表達(dá)式4那樣，可以可靠地得出11102(3010)。
為了在不進(jìn)行符號(hào)擴(kuò)張的情況下計(jì)算出這些部分積正確的和，象下示表達(dá)式5那樣，首先，將部分積的符號(hào)位反演。然后，將對(duì)應(yīng)于混和系數(shù)FSRC及FDST的最高位的部分積擴(kuò)張1位。在比此符號(hào)位高一位的位上加1，同時(shí)，在對(duì)應(yīng)于混和系數(shù)FSRC及FDST的最低位的位的部分積的符號(hào)位(最高位)上加1。其結(jié)果，作為混合數(shù)據(jù)BLEND，可以得到與用上述表達(dá)式4所得到的相同的000111102(3010)。
圖17是表示本發(fā)明實(shí)施例2的混和運(yùn)算裝置的具體構(gòu)成的方框圖。為實(shí)現(xiàn)上述表達(dá)式5所示的計(jì)算方法，把選擇器124、134、144、154的輸出、也就是半加法器263的進(jìn)位輸入CI、全加法器273的數(shù)據(jù)輸入B、全加法器283的數(shù)據(jù)輸入B以及全加法器293的數(shù)據(jù)輸入A都反演。
也就是說(shuō)，圖4所示的加法器163、173、183、193要被替換為加法器263、273、283、293。另外，圖4所示的加法器190要被能在加法器181的數(shù)據(jù)輸出S上加1的加法器290所代替。這樣，加法器160-162、263構(gòu)成了加法電路26。加法器170-172、273構(gòu)成了加法電路27。加法器180-182、283構(gòu)成了加法電路28。加法器290、191、192、293構(gòu)成了加法電路29。此外，還使用包括計(jì)算符號(hào)位的全加法器214的預(yù)加法器21。
該混和運(yùn)算裝置可以進(jìn)行用下述式(7)或式(8)表示的運(yùn)算。
BLEND[8∶0]＝SRC[2∶0]×FSRC[3∶0]-DST[2∶0]×FDST[3∶0](7)BLEND[8∶0]＝-SRC[2∶0]×FSRC[3∶0]+DST[2∶0]×FDST[3∶0](8)在進(jìn)行上述式(7)的運(yùn)算時(shí)，源數(shù)據(jù)SRC[3∶0]和目標(biāo)數(shù)據(jù)DST[3∶0]的2的補(bǔ)數(shù)NDST[3∶0]提供到預(yù)加法器21。另一方面，在進(jìn)行上述式(8)的運(yùn)算時(shí)，源數(shù)據(jù)SRC[3∶0]的2的補(bǔ)數(shù)NSRC[3∶0]和目標(biāo)數(shù)據(jù)DST[3∶0]提供到預(yù)加法器21。在這里，SRC[3]、NSRC[3]、DST[3]、NDST[3]表示符號(hào)位。
源數(shù)據(jù)SRC[3∶0]可以用下述的式(9)來(lái)定義。
SRC[3∶0]＝{0，SRC[2∶0]}(9)目標(biāo)數(shù)據(jù)DST[3∶0]可以用下述的式(10)來(lái)定義DST[3∶0]＝{0，DST[2∶0]}如圖18所示，半加法器263包括“同”門2630、多路轉(zhuǎn)換器2631及反演器2632。全加法器273與圖10所示的全加法器192同樣地構(gòu)成，全加法器283與圖9所示的全加法器191同樣地構(gòu)成。如圖19所示，全加法器290包括“異”門2900、多路轉(zhuǎn)換器2901及反演器2902。如圖20所示，全加法器293包括“異”門2930和2931、反演器2932、多路轉(zhuǎn)換器2933及反演器2934。如圖21所示，多路轉(zhuǎn)換器2901包括傳輸門29010和29011及反演器29012。因?yàn)轫憫?yīng)于低電平控制信號(hào)SB，傳輸門29011導(dǎo)通，傳輸門29010關(guān)斷，所以，輸出一個(gè)輸入信號(hào)I2；反之，響應(yīng)于高電平的控制信號(hào)SB，傳輸門29011關(guān)斷，傳輸門29010導(dǎo)通，所以，輸出另一個(gè)輸入信號(hào)I1。
如上所述，本發(fā)明實(shí)施例2的混和運(yùn)算裝置包括加法器263、273、283、293，具有對(duì)應(yīng)于部分積的最高位(符號(hào)位)的選擇器124-154的輸出分別反演的功能；半加法器290，具有在混和系數(shù)的最低位FSRC
、根據(jù)FDST
生成的部分積的最高位上加1的功能。全加法器293還具有在混合系數(shù)的最高位FSRC[3]、比根據(jù)FDST[3]生成的部分積的符號(hào)位高一位的位上加1的功能，所以，即使在目標(biāo)數(shù)據(jù)和/或源數(shù)據(jù)都為負(fù)的情況下，也能夠正確計(jì)算出混和數(shù)據(jù)BLEND[8∶0]。
還有，由于只改變半加法器263的進(jìn)位輸入、全加法器273及283的數(shù)據(jù)輸入和全加法器293的數(shù)據(jù)輸入，所以，不會(huì)大幅度地延緩運(yùn)算速度。另外，由于只改變半加法器290中的多路轉(zhuǎn)換器2901的控制輸入、將反演器2934追加到全加法器293中，所以，不會(huì)大幅度地延緩運(yùn)算速度。另外，由于上述改變少，所以，也不會(huì)大幅度地增大尺寸。(實(shí)施例3)在上述實(shí)施例1和2中，是對(duì)每一個(gè)象素進(jìn)行混和運(yùn)算的，但本發(fā)明實(shí)施例3的混和運(yùn)算裝置是根據(jù)減少用于表示一個(gè)象素的彩色數(shù)據(jù)的位數(shù)，對(duì)每?jī)蓚€(gè)象素同時(shí)進(jìn)行混和運(yùn)算的。
在可輸入2n位的源數(shù)據(jù)SRC[2n-1∶0]、2m位的混和系數(shù)FSRC[2m-1∶0]、2n位的目標(biāo)數(shù)據(jù)DST[2n-1∶0]及2m位的混和系數(shù)FDST[2m-1∶0]的情況下，把兩個(gè)象素的彩色數(shù)據(jù)的高位(SRC[2n-1∶n]，F(xiàn)SRC[2m-1∶m]，DST[2n-1∶n]，F(xiàn)DST[2m-1∶m])和低位(SRC[n-1∶0]，F(xiàn)SRC[m-1∶0]，DST[n-1∶0]，F(xiàn)DST[m-1∶0])分開(kāi)輸入。
此時(shí)，應(yīng)求取的混和數(shù)據(jù)blend-upper及blend-lower分別用下式(11)及(12)表示。
blend-upper＝DST[2n-1∶n]×FDST[2m-1∶m]+SRC[2n-1∶n]×FSRC[2m-1∶m] (11)blend-lower＝DST[n-1∶0]×FDST[m-1∶0]+SRC[n-1∶0]×FSRC[m-1∶0](12)如圖22所示，計(jì)算這些混和數(shù)據(jù)blend-upper及blend-lower所需的部分積部分地存在于最初的加法器樹(shù)中(圖中用平行四邊形所圍的部分)。
然而，如果如圖23所示，將沒(méi)用平行四邊形所圍的部分的位強(qiáng)制地屏蔽為0，就可得到兩個(gè)象素的混和數(shù)據(jù)blend-upper和blend-lower。
此時(shí)，不需要考慮從混和數(shù)據(jù)blend-lower向混和數(shù)據(jù)blend-upper的進(jìn)位。這是因?yàn)?，輸入到混和?shù)據(jù)blend-lower的最高位(第(m+n-2)位)上的加法器樹(shù)的輸入數(shù)據(jù)保持為0，即使將第(m+n-3)位以下相加，進(jìn)位在最高位的第(m+n-2)位也結(jié)束了。然而，混和數(shù)據(jù)blend-upper及blend-lower能夠直接從加法器樹(shù)的輸出得到。
圖24是表示本發(fā)明實(shí)施例3的混和運(yùn)算裝置的具體構(gòu)成的方框圖。包括帶有屏蔽功能的選擇器322、323、332、333、340、341、350、351來(lái)代替圖4所示的選擇器122、123、132、133、140、141、150、151。如圖25所示，該選擇器322包括與選擇器122相同的選擇器3220和“與”門3221。
在對(duì)每一個(gè)象素進(jìn)行混和運(yùn)算的常規(guī)方式中，提供1來(lái)作為方式信號(hào)MODE，因此，該混和運(yùn)算裝置和上述實(shí)施例1同樣動(dòng)作。與此相反，在對(duì)每?jī)蓚€(gè)象素同時(shí)進(jìn)行混和運(yùn)算的減色方式中，提供0作為方式信號(hào)MODE。所以，得到了分別如下式(13)及(14)表示的混和數(shù)據(jù)BLEND[3∶0]和BLEND[7∶4]。
BLEND[3∶0]＝SRC
×FSRC[1∶0]+DST
×FDST[1∶0]
(13)BLEND[7∶4]＝SRC[2]×FSRC[3∶2]+DST[2]×FDST[3∶2](14)如上所述，本發(fā)明實(shí)施例3的混和運(yùn)算裝置包括帶有屏蔽功能的選擇器322、323、332、333、340、341、350、351，所以，在常規(guī)方式中進(jìn)行4×4位的乘法運(yùn)算，但在減色方式中，能夠同時(shí)進(jìn)行兩個(gè)2×2位的乘法運(yùn)算。還有，由于只向選擇器3220中追加與門3221，所以，不會(huì)大幅度地增大尺寸。[其他實(shí)施例]上述實(shí)施例1～3使用進(jìn)位保存加法器，但也可以使用例如“IEEETrans.Electron.Comput.，EC-1314～17頁(yè)(1964年)”所示的華萊士(Wallace)樹(shù)、“Alta Freq.34349-356頁(yè)(1965年)”所示的Dadda樹(shù)或“IEEE Trans.On Comut.Vol.45，No.3，294-305頁(yè)(1996年)”所示的加法器樹(shù)來(lái)代替之。
與本發(fā)明第一方面有關(guān)的運(yùn)算裝置包括將第一及第二被乘數(shù)相加的第一加法裝置以及從該加法裝置的和、第1和第2被乘數(shù)及0中選擇一個(gè)生成部分積的選擇裝置，所以，將生成的部分積相加的加法器樹(shù)的大小是現(xiàn)有的一半。結(jié)果，運(yùn)算裝置整體的大小變小，并且其運(yùn)算速度變快。
與本發(fā)明第二方面有關(guān)的運(yùn)算裝置除本發(fā)明第一方面的效果外，上述各選擇裝置還包括n個(gè)選擇器，因此，該運(yùn)算裝置的構(gòu)成變得簡(jiǎn)單。
與本發(fā)明第三方面有關(guān)的運(yùn)算裝置除本發(fā)明第二方面的效果外，加法器樹(shù)包括陣列狀排列的多個(gè)加法器，因此，該運(yùn)算裝置的構(gòu)成變得更簡(jiǎn)單。
與本發(fā)明第四方面有關(guān)的運(yùn)算裝置除本發(fā)明第一～第三方面的效果外，還包括使部分積的最高位反演的反演裝置和在根據(jù)乘數(shù)的最低位生成的部分積的最高位和比根據(jù)乘數(shù)的最高位生成的部分積的最高位高一位的位上分別加1的第二加法裝置，所以，即使第一和第二乘數(shù)為負(fù)，也能正確地計(jì)算兩個(gè)積的和。
與本發(fā)明第五方面有關(guān)的運(yùn)算裝置除本發(fā)明第一～第三方面的效果外，還包括將根據(jù)乘數(shù)的高位生成的部分積的高位及根據(jù)乘數(shù)的低位生成的部分積的低位復(fù)位為0的復(fù)位裝置，所以，不但能進(jìn)行n×m位的乘法運(yùn)算，還能夠同時(shí)進(jìn)行兩個(gè)位數(shù)比其少的乘法運(yùn)算。
權(quán)利要求
1.一種運(yùn)算裝置，計(jì)算m位的第一乘數(shù)和n位的第1被乘數(shù)的積與m位的第二乘數(shù)和n位的第2被乘數(shù)的積的和，其特征在于，包括第1加法裝置，將上述第一被乘數(shù)和上述第二被乘數(shù)相加；m個(gè)選擇裝置，根據(jù)上述第一和第二乘數(shù)的對(duì)應(yīng)位來(lái)從上述第一被乘數(shù)、上述第二被乘數(shù)和從來(lái)自上述第一加法裝置的上述第一和第二被乘數(shù)的和以及0中選擇一個(gè)，生成部分積；把來(lái)自上述m個(gè)選擇裝置的m個(gè)部分積的每一個(gè)移動(dòng)1位，計(jì)算該移位后的部分積的和的加法器樹(shù)。
2.權(quán)利要求1記載的運(yùn)算裝置，其特征在于，上述m個(gè)選擇裝置分別包括n個(gè)選擇器；這n個(gè)選擇器分別在上述第1及第2乘數(shù)的對(duì)應(yīng)位二者都是1時(shí)，選擇上述第1及第2被乘數(shù)的和的對(duì)應(yīng)位，在上述第1乘數(shù)的對(duì)應(yīng)位為1且上述第2乘數(shù)的對(duì)應(yīng)位為0時(shí)，選擇上述第1被乘數(shù)的對(duì)應(yīng)位；在上述第1乘數(shù)的對(duì)應(yīng)位為0且上述第2乘數(shù)的對(duì)應(yīng)位為1時(shí)，選擇上述第2被乘數(shù)的對(duì)應(yīng)位，在上述第1及第2乘數(shù)的對(duì)應(yīng)位二者都為0時(shí)，選擇0。
3.權(quán)利要求2記載的運(yùn)算裝置，其特征在于，上述加法器樹(shù)包括陣列狀排列的多個(gè)加法器，上述多個(gè)加法器分別包括進(jìn)位輸入，與對(duì)第1及第2乘數(shù)的位比該加法器低1位的n個(gè)加法器中對(duì)應(yīng)的一個(gè)加法器的進(jìn)位輸出相連；第1數(shù)據(jù)輸入，與上述n個(gè)選擇器中對(duì)應(yīng)的一個(gè)選擇器的輸出相連；第2數(shù)據(jù)輸入，與對(duì)上述第1及第2被乘數(shù)的位比上述對(duì)應(yīng)的一個(gè)加法器高1位的加法器的數(shù)據(jù)輸出相連；數(shù)據(jù)輸出；以及進(jìn)位輸出。
4.權(quán)利要求1～3中任一記載的運(yùn)算裝置，其特征在于，包括使上述m個(gè)部分積的最高位反演的反演裝置；第2加法裝置，在根據(jù)上述m個(gè)部分積中的上述第1及第2乘數(shù)的最低位生成的部分積的最高位和比根據(jù)上述第1及第2乘數(shù)的最高位生成的部分積的最高位高1位的位上分別加1。
5.權(quán)利要求1～3中任一記載的運(yùn)算裝置，其特征在于，還包括屏蔽裝置，將根據(jù)上述第1及第2乘數(shù)的高位生成的部分積的高位和根據(jù)上述第1及第2乘數(shù)的低位生成的部分積的低位屏蔽為0。
全文摘要
提供尺寸小、運(yùn)算速度快、計(jì)算兩個(gè)積之和的混和運(yùn)算裝置,通過(guò)設(shè)置對(duì)源數(shù)據(jù)SRC和目標(biāo)數(shù)據(jù)DST進(jìn)行預(yù)相加的預(yù)加法器11和選擇來(lái)自預(yù)加法器11的和、源數(shù)據(jù)SRC、目標(biāo)數(shù)據(jù)DST或O后生成部分積的選擇器120～123、130～133、140～143、150～153,使加法器160～163、170～173、180～183、190～193構(gòu)成的加法器樹(shù)的大小減半,利用該加法器樹(shù)計(jì)算部分積的和。
文檔編號(hào)G06F17/10GK1199891SQ9810387
公開(kāi)日1998年11月25日 申請(qǐng)日期1998年2月19日 優(yōu)先權(quán)日1997年5月19日
發(fā)明者本藤干雄, 田一明 申請(qǐng)人:三菱電機(jī)株式會(huì)社