專利名稱：可同時由數(shù)據(jù)總線輸入及輸出數(shù)據(jù)的電腦系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電腦系統(tǒng)，尤指一種可同時由數(shù)據(jù)總線輸入及輸出數(shù)據(jù)以增加數(shù)據(jù)傳輸速度的電腦系統(tǒng)。
在目前所使用的各種電腦系統(tǒng)中，為了加快周邊電路間的數(shù)據(jù)傳輸速度，常使用存儲器直接存取(DMA-Direct Memory Access)的數(shù)據(jù)存取技術(shù)。這種技術(shù)雖然可以加快周邊電路間的數(shù)據(jù)傳輸速度，但是卻需要使用具有DMA處理能力的中央處理器(CPU)以及周邊控制電路。這些復(fù)雜的元件使電腦系統(tǒng)的電路以及控制變得十分復(fù)雜，而且也提高了系統(tǒng)成本。若想用功能較簡單且不具有DMA處理能力的中央處理器來加快周邊電路間的數(shù)據(jù)傳輸速度，由于這種中央處理器必需逐一的由一周邊電路將每批數(shù)據(jù)讀入中央處理器的暫存器，然后再將數(shù)據(jù)寫入另一周邊電路中，而且每一批數(shù)據(jù)的讀取或儲存均須更改地址總線內(nèi)的數(shù)據(jù)地址，因此數(shù)據(jù)傳輸?shù)乃俣葧浅Ｂ?br> 因此本發(fā)明的目的在于提供一種電腦系統(tǒng)，其可利用一簡單的中央處理器將一個區(qū)間的數(shù)據(jù)利用總線同時在兩個周邊電路之間輸入及輸出，以增加數(shù)據(jù)傳輸速度。
本發(fā)明提供一種電腦系統(tǒng)，其包含一數(shù)據(jù)總線，用來傳輸數(shù)據(jù)；一輸入裝置，其電連接于該數(shù)據(jù)總線，用來提供數(shù)據(jù)；一輸出裝置，其電連接于該數(shù)據(jù)總線，用來接受數(shù)據(jù)；以及一處理器，其電連接于該數(shù)據(jù)總線，用來控制該輸入裝置及輸出裝置；當該處理器經(jīng)由該數(shù)據(jù)總線將該輸入裝置的一批數(shù)據(jù)讀入時，會同時將該批數(shù)據(jù)經(jīng)由該數(shù)據(jù)總線寫入該輸出裝置，以增進該輸入裝置及輸出裝置之間的數(shù)據(jù)傳輸速度。
與現(xiàn)有技術(shù)相比，本發(fā)明所提供的電腦系統(tǒng)可同時由數(shù)據(jù)總線輸入及輸出數(shù)據(jù)，它利用一簡單的中央處理器將一個區(qū)間內(nèi)的數(shù)據(jù)利用總線同時在兩個周邊電路之間輸入及輸出，提高了傳輸速度。


圖1為本發(fā)明電腦系統(tǒng)的結(jié)構(gòu)圖。
圖2為圖1的電腦系統(tǒng)的時序圖。
圖3為本發(fā)明的電腦系統(tǒng)的另一實施例。
圖4為圖3的電腦系統(tǒng)的時序圖。
圖5為本發(fā)明的電腦系統(tǒng)的再一實施例。
圖6為圖5的電腦系統(tǒng)的時序圖。
參考圖1。圖1為本發(fā)明電腦系統(tǒng)10的結(jié)構(gòu)圖。電腦系統(tǒng)10包含處理器18、第一存儲器14、第二存儲器16、地址轉(zhuǎn)換器24以及地址解碼器22。電腦系統(tǒng)10另包含數(shù)據(jù)總線12，它電連接于處理器18、第一存儲器14及第二存儲器16之間，用來傳輸數(shù)據(jù)(data)；地址總線20，它電連接于處理器18、第一存儲器14及地址轉(zhuǎn)換器24之間，用來傳輸處理器18所輸出的第一存儲器14輸出數(shù)據(jù)的地址(address)。地址轉(zhuǎn)換器24電連接于地址總線20與第二存儲器16之間，其由一加法器或減法器構(gòu)成，用來將地址總線20所傳來的地址與一預(yù)設(shè)的地址差距相加或相減，以產(chǎn)生第二存儲器16的數(shù)據(jù)輸入地址。
第一存儲器14包含一讀取使能(read enable)管腳15，用來控制第一存儲器14的數(shù)據(jù)輸出。當讀取使能管腳15被啟動時，第一存儲器14依據(jù)地址總線20所傳來的輸出數(shù)據(jù)的地址將一批數(shù)據(jù)輸出至數(shù)據(jù)總線12。第二存儲器16包含一寫入使能(write enable)管腳17，用來控制第二存儲器16的數(shù)據(jù)輸入。當寫入使能管腳17被啟動時，第二存儲器16依據(jù)地址轉(zhuǎn)換器24所產(chǎn)生的數(shù)據(jù)輸入地址將數(shù)據(jù)總線12上的一批數(shù)據(jù)寫入該數(shù)據(jù)輸入地址。第一存儲器14的讀取使能管腳15與第二存儲器16的寫入使能管腳17同時連接于處理器18的控制管腳19，因此處理器18可利用控制管腳19同時啟動第一存儲器14的讀取動作與第二存儲器16的寫入動作。
第二存儲器16另包含一裝置使能(device enable)管腳26，它電連接于地址解碼器22，用來控制第二存儲器16的啟動(enable)或關(guān)閉(disable)。地址解碼器22則電連接于地址總線20與第二存儲器16的裝置使能管腳26之間。當?shù)刂房偩€20所傳來的第一存儲器14的輸出數(shù)據(jù)地址位于某一預(yù)定的第一地址區(qū)間時，地址解碼器22經(jīng)由第二存儲器16的裝置使能管腳26來啟動第二存儲器16。
參考圖2，圖2為圖1的處理器18在讀取第一存儲器14的第一地址區(qū)間內(nèi)的一批數(shù)據(jù)時的時序圖，其包含處理器18對于地址總線20的輸出時間、地址轉(zhuǎn)換器24的輸出時間、地址解碼器22的輸出以及處理器18對于控制管腳19的輸出。T表示處理器18執(zhí)行一個讀取指令(read instruction)的指令周期。地址解碼器22的輸出，也就是第二存儲器16的裝置使能管腳26的輸入。高邏輯電位表示關(guān)閉，低邏輯電位表示啟動。處理器18的控制管腳19的輸出同時也是第一存儲器14的讀取使能管腳15與第二存儲器16的寫入使能管腳17的輸入。
處理器18在讀取第一存儲器14的第一地址區(qū)間內(nèi)的一批數(shù)據(jù)時，處理器18會將該批數(shù)據(jù)的地址傳入地址總線20。此時地址解碼器22在判斷出地址總線20上的地址位于第一地址區(qū)間時，產(chǎn)生一低邏輯電位的輸出至第二存儲器16的裝置使能管腳26，以啟動第二存儲器16，而地址轉(zhuǎn)換器24則自動將地址總線20上的地址轉(zhuǎn)換成第二存儲器16的一第二地址區(qū)間內(nèi)相對應(yīng)的地址。其后，處理器18通過由控制管腳19輸出一低邏輯電位的讀取信號28來啟動第一存儲器14的讀取使能管腳15以及第二存儲器16的寫入使能管腳17，此時一批數(shù)據(jù)就被從第一存儲器14內(nèi)讀出并直接寫入第二存儲器16內(nèi)。由圖2可以看出，處理器18僅需利用一個指令周期就可以同時將一批數(shù)據(jù)由第一存儲器14內(nèi)讀出并寫入第二存儲器16內(nèi)。
當電腦系統(tǒng)10需要將第一存儲器14內(nèi)的第一地址區(qū)間傳輸至第二存儲器16內(nèi)的第二地址區(qū)間時，處理器18可先將第一地址區(qū)間及第二地址區(qū)間的地址差距存入地址轉(zhuǎn)換器24，以及將第一地址區(qū)間的地址及長度數(shù)據(jù)存入地址解碼器22。其后，處理器18僅需將第一存儲器14的第一地址區(qū)間內(nèi)的第一批數(shù)據(jù)逐一利用地址總線20以及數(shù)據(jù)總線12讀出，即可自動將每一批數(shù)據(jù)逐一存入第二存儲器16的第二地址區(qū)間內(nèi)相對應(yīng)的位置。
請參考圖3，圖3為本發(fā)明的電腦系統(tǒng)30的另一實施例。電腦系統(tǒng)30包含處理器38、存儲器34、輸入輸出端口36以及地址解碼器42。電腦系統(tǒng)30另包含一數(shù)據(jù)總線32，它電連接于處理器38、存儲器34及輸入輸出端口36之間，用來傳輸數(shù)據(jù)；一地址總線40，它電連接于處理器38、存儲器34及地址解碼器42之間，用來傳輸處理器38所輸出的存儲器34的數(shù)據(jù)地址。
存儲器34包含一讀取使能管腳35，用來控制存儲器34的數(shù)據(jù)輸出。當讀取使能管腳35被啟動時，存儲器34依據(jù)地址總線40所傳來的輸出數(shù)據(jù)的地址將一批數(shù)據(jù)輸出至數(shù)據(jù)總線32。輸入輸出端口36包含一寫入使能管腳37，用來控制輸入輸出端口36的數(shù)據(jù)輸出。當寫入使能管腳37被啟動時，輸入輸出端口36會將數(shù)據(jù)總線32上的一批數(shù)據(jù)輸出。存儲器34的讀取使能管腳35與輸入輸出端口36的寫入使能管腳37同時連接于處理器38的控制管腳39，因此處理器38可利用控制管腳39同時啟動存儲器34的讀取動作與輸入輸出端口36的輸出動作。
輸入輸出端口36另包含一裝置使能管腳46，它電連接于地址解碼器42，用來控制輸入輸出端口36的啟動或關(guān)閉，地址解碼器42則電連接于地址總線40與輸入輸出端口36的裝置使能管腳46之間。當?shù)刂房偩€40所傳來的存儲器34的輸出數(shù)據(jù)地址位于某一預(yù)定的第一地址區(qū)間時，地址解碼器42經(jīng)由輸入輸出端口36的裝置使能管腳46來啟動輸入輸出端口36。
參考圖4，圖4為圖3的處理器38在讀取存儲器34的第一地址區(qū)間內(nèi)的一批數(shù)據(jù)時的時序圖，其包含處理器38對于地址總線40的輸出時間、地址解碼器42的輸出以及處理器38對于控制管腳39的輸出。T表示處理器38執(zhí)行一個讀取指令的指令周期。處理器38在讀取存儲器34的第一地址區(qū)間內(nèi)的一批數(shù)據(jù)時，處理器38將該批數(shù)據(jù)的地址傳入地址總線40。此時地址解碼器42在判斷出地址總線40上的地址位于第一地址區(qū)間時，產(chǎn)生一低邏輯電位的輸出至輸入輸出端口36的裝置使能管腳46，以啟動輸入輸出端口36。其后，處理器38通過由控制管腳39輸出一低邏輯電位的讀取信號48來啟動存儲器34的讀取使能管腳35以及輸入輸出端口36的寫入使能管腳37，此時一批數(shù)據(jù)就被從存儲器34內(nèi)讀出并直接由輸入輸出端口36輸出。由圖4可以看出，處理器38僅需利用一個指令周期就可以同時將一批數(shù)據(jù)從存儲器34內(nèi)讀出并由輸入輸出端口36輸出。
當電腦系統(tǒng)30需要將存儲器34內(nèi)的第一地址區(qū)間由輸入輸出端口36輸出時，處理器38可先將第一地址區(qū)間的地址及長度數(shù)據(jù)存入地址解碼器42。其后，處理器38僅需將存儲器34的第一地址區(qū)間內(nèi)的每一批數(shù)據(jù)逐一利用地址總線40以及數(shù)據(jù)總線32讀出，即可自動將每一批數(shù)據(jù)逐一由輸入輸出端口36輸出。
參考圖5，圖5為本發(fā)明的電腦系統(tǒng)50的另一實施例。電腦系統(tǒng)50包含處理器58、第一輸入輸出端口54、第二輸入輸出端口56以及地址解碼器62。電腦系統(tǒng)50另包含一數(shù)據(jù)總線52，它電連接于處理器58、第一輸入輸出端口54及第二輸入輸出端口56之間，用來傳輸數(shù)據(jù)；一地址總線60，它電連接于處理器58及地址解碼器62之間，用來傳輸各個輸入輸出端口的地址。
第一輸入輸出端口54包含一讀取使能管腳55，用來控制第一輸入輸出端口54的數(shù)據(jù)輸出。當讀取使能管腳55被啟動時，第一輸入輸出端口54將一批數(shù)據(jù)輸出至數(shù)據(jù)總線52。第二輸入輸出端口56包含一寫入使能管腳57，用來控制第二輸入輸出端口56的數(shù)據(jù)輸出。當寫入使能管腳57被啟動時，第二輸入輸出端口56會將數(shù)據(jù)總線52上的一批數(shù)據(jù)輸出。第一輸入輸出端口54的讀取使能管腳55與第二輸入輸出端口56的寫入使能管腳57同時連接于處理器58的控制管腳59，因此處理器58可利用控制管腳59同時啟動第一輸入輸出端口54的輸入動作與第二輸入輸出端口56的輸出動作。
第一輸入輸出端口54另包含一裝置使能管腳67，它電連接于地址解碼器62，用來控制第一輸入輸出端口54的啟動或關(guān)閉，第二輸入輸出端口56另包含一裝置使能管腳66，它電連接于地址解碼器62，用來控制第二輸入輸出端口56的啟動或關(guān)閉。地址解碼器62電連接于地址總線60、第一輸入輸出端口54的裝置使能管腳67與第二輸入輸出端口56的裝置使能管腳66之間。當?shù)刂房偩€60所傳來的地址是第一輸入輸出端口54的地址時，地址解碼器62會同時由第一輸入輸出端口54的裝置使能接腳67來啟動第一輸入輸出端口54，以及由第二輸入輸出端口56的裝置使能管腳66來啟動第二輸入輸出端口56。
參考圖6，圖6為圖5的處理器58在將一批數(shù)據(jù)由第一輸入輸出端口54傳至第二輸入輸出端口56時的時序圖，其包含處理器58對于地址總線60的輸出時間、地址解碼器62對于端口66及67的輸出，以及處理器58對于控制管腳59的輸出。T表示處理器58執(zhí)行一個讀取指令的指令周期。處理器58在將第一輸入輸出端口54的一批數(shù)據(jù)傳至第二輸入輸出端口56時，處理器58會將第一輸入輸出端口54的地址傳入地址總線60。此時地址解碼器62在判斷出地址總線60上的地址是第一輸入輸出端口54的地址時，產(chǎn)生一低邏輯電位的輸出至第一輸入輸出端口54的裝置使能管腳67，以啟動第一輸入輸出端口54，以及至第二輸入輸出端口56的裝置使能管腳66，以啟動第二輸入輸出端口56。其后，處理器58通過由控制管腳59輸出一低邏輯電位的讀取信號68來啟動第一輸入輸出端口54的讀取使能管腳55以及第二輸入輸出端口56的寫入使能管腳57，此時一批數(shù)據(jù)就會由第一輸入輸出端口54內(nèi)輸入并直接由第二輸入輸出端口56輸出。由圖6可以看出，處理器58僅需利用一個指令周期就可以同時將一批數(shù)據(jù)由第一輸入輸出端口54內(nèi)輸入并由第二輸入輸出端口56輸出。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明的權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的包括范圍。
權(quán)利要求
1.一種電腦系統(tǒng)，其包含一數(shù)據(jù)總線，用來傳輸數(shù)據(jù)；一輸入裝置，其電連接于該數(shù)據(jù)總線，用來提供數(shù)據(jù)；一輸出裝置，其電連接于該數(shù)據(jù)總線，用來接受數(shù)據(jù)；以及一處理器，其電連接于該數(shù)據(jù)總線，用來控制該輸入裝置及輸出裝置；其特征在于，當該處理器經(jīng)由該數(shù)據(jù)總線將該輸入裝置的一批數(shù)據(jù)讀入時，會同時將該批數(shù)據(jù)經(jīng)由該數(shù)據(jù)總線寫入該輸出裝置，以增進該輸入裝置及輸出裝置之間的數(shù)據(jù)傳輸速度。
2.如權(quán)利要求1所述的電腦系統(tǒng)，其特征在于，所述該批數(shù)據(jù)經(jīng)由所述數(shù)據(jù)總線讀入所述處理器，并同時經(jīng)由該數(shù)據(jù)總線寫入所述輸出裝置，這是在該處理器的一讀取指令之內(nèi)完成的。
3.如權(quán)利要求2所述的電腦系統(tǒng)，其特征在于，所述輸入裝置包含一讀取使能管腳，其電連接于所述處理器，而所述輸出裝置亦包含一寫入使能管腳，其電連接于該處理器，其中，當該處理器由該輸入裝置讀入該批數(shù)據(jù)之前，該處理器同時啟動該輸入裝置的讀取使能管腳以及該輸出裝置的寫入使能管腳，以使該批數(shù)據(jù)可同時經(jīng)由該數(shù)據(jù)總線寫入該輸出裝置。
4.如權(quán)利要求3所述的電腦系統(tǒng)，其特征在于，所述輸入裝置的讀取使能管腳電連接于所述輸出裝置的寫入使能管腳，以使所述處理器可同時啟動這兩個管腳。
5.如權(quán)利要求1所述的電腦系統(tǒng)，其特征在于，所述輸出裝置包含一裝置使能管腳，用來啟動(enable)或關(guān)閉(disable)該輸出裝置，而該電腦系統(tǒng)另包含一地址總線，其電連接于所述處理器；以及一地址解碼器，其電連接于該地址總線與該輸出裝置的裝置使能管腳之間；其中當該處理器對于該地址總線所輸出的地址數(shù)據(jù)為一預(yù)設(shè)的地址數(shù)據(jù)時，該地址解碼器會由該輸出裝置的裝置使能管腳來啟動該輸出裝置，以使該輸出裝置能在該處理器經(jīng)由該數(shù)據(jù)總線將該批數(shù)據(jù)讀入時，同時將該批數(shù)據(jù)經(jīng)由該數(shù)據(jù)總線寫入該輸出裝置。
6.如權(quán)利要求5所述的電腦系統(tǒng)，其特征在于，當所述處理器在所述地址總線輸出的地址數(shù)據(jù)位于一預(yù)設(shè)的地址區(qū)間時，所述地址解碼器由所述輸出裝置的裝置使能管腳來啟動該輸出裝置。
7.如權(quán)利要求5所述的電腦系統(tǒng)，其特征在于，所述輸入裝置亦包含有一裝置使能接，其電連接于所述地址解碼器，用來啟動或關(guān)閉該輸入地址，而當所述處理器在所述地址總線輸出的地址數(shù)據(jù)為一預(yù)設(shè)的地址數(shù)據(jù)時，該地址解碼器會同時由這兩個裝置使能管腳來啟動該輸入裝置及輸出裝置，以使該處理器可經(jīng)由該數(shù)據(jù)總線將該輸入裝置的該批數(shù)據(jù)讀入，并時同將該批數(shù)據(jù)經(jīng)由該數(shù)據(jù)總線寫入該輸出裝置。
全文摘要
一種可同時由數(shù)據(jù)總線輸入及輸出數(shù)據(jù)以增加數(shù)據(jù)傳輸速度的電腦系統(tǒng)。該電腦系統(tǒng)包含一數(shù)據(jù)總線，用來傳輸數(shù)據(jù)；一輸入裝置，它電連接于數(shù)據(jù)總線，用來提供數(shù)據(jù)；一輸出裝置，它電連接于數(shù)據(jù)總線，用來接受數(shù)據(jù)；一處理器，它電連接于數(shù)據(jù)總線，用來控制輸入裝置及輸出裝置。當處理器經(jīng)由數(shù)據(jù)總線將輸入裝置的一批數(shù)據(jù)讀入時，會同時將該批數(shù)據(jù)經(jīng)由數(shù)據(jù)總線寫入輸出裝置，以增進輸入裝置及輸出裝置間的數(shù)據(jù)傳輸速度。
文檔編號G06F13/20GK1239788SQ9811500
公開日1999年12月29日 申請日期1998年6月19日 優(yōu)先權(quán)日1998年6月19日
發(fā)明者簡正邦 申請人:鴻友科技股份有限公司