專利名稱：支持計算機機群并行計算的并行通信處理器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種可擴展計算機機群互連網(wǎng)絡(luò)裝置，特另是一種支持計算機機群并行計算的并行通信處理器。
隨著VLSI技術(shù)的發(fā)展，最近十年來并行計算機系統(tǒng)的發(fā)展十分迅速，很多商品化的大規(guī)模并行計算機系統(tǒng)(以下簡稱MPP)已經(jīng)投入市場。最近幾年，伴隨著MPP的發(fā)展，一種新的并行及分布式計算技術(shù)，計算機機群技術(shù)(computer cluster technology)，引起了人們的極大關(guān)注，已成為十分活躍的研究領(lǐng)域。機群技術(shù)旨在把一群計算機(如工作站、微型機、大型機等)用網(wǎng)絡(luò)以某種結(jié)構(gòu)互連起來，充分利用各計算機資源，統(tǒng)一調(diào)度、協(xié)調(diào)處理，實現(xiàn)高效率并行計算。機群并行計算具有如下七個主要特點1、性能價格比高于MPP；2、用戶投資風(fēng)險小，特別是對已有很多計算機系統(tǒng)的用戶；3、編程方便；4、結(jié)構(gòu)靈活；5、能夠充分利用獨立計算機資源；6、松散耦合結(jié)構(gòu)可擴展性好；7、具有高度I/O并行性。
這七個特點展現(xiàn)了機群并行計算系統(tǒng)的魅力。國外很多學(xué)者和廠商預(yù)言，機群并行計算機將與MPP并駕齊驅(qū)，主導(dǎo)并行計算技術(shù)的發(fā)展。
機群并行計算中各個獨立計算機的性能已經(jīng)不是問題。機群技術(shù)的一個關(guān)鍵問題是互連網(wǎng)絡(luò)的效率問題。機群并行計算機進行并行計算時，各計算機需要通過互連網(wǎng)絡(luò)進行大量的通信和同步操作。如果互連網(wǎng)絡(luò)的效率很低，將使通信發(fā)生阻塞，延長并行處理時間，降低加速比，影響機群并行計算的效率。因此，網(wǎng)絡(luò)通信是機群并行計算的一個瓶頸。
目前機群并行計算機的互連網(wǎng)絡(luò)主要以局域計算機網(wǎng)絡(luò)為主，如ETHERNET、TOKEN-RING等，也有一些使用了FDDI、ATM等高速網(wǎng)絡(luò)。所有這些網(wǎng)絡(luò)都具有順序通信的特點，不能很好地解決網(wǎng)絡(luò)瓶頸問題。為了解決網(wǎng)絡(luò)瓶頸問題，人們已經(jīng)開展了一些研究工作，如北京航空航天大學(xué)的總線橋互連網(wǎng)絡(luò)。中國專利局于一九九六年十二月十一日公開的結(jié)點互連適配器發(fā)明專利。該專利是安裝于分布式可擴展并行機群系統(tǒng)中每個結(jié)點的總線擴展槽上，由和此結(jié)點機的總線槽相接的總線接口單元與互連網(wǎng)絡(luò)相接的總線接口單元，雙向數(shù)據(jù)寄存器、命令寄存器、狀態(tài)寄存器和XBH的配置單元，裁決邏輯單元和中斷控制邏輯單元組成，是構(gòu)造基于BBP協(xié)議的，耦合度可調(diào)并行計算機機群系統(tǒng)關(guān)鍵部件。然而，該機使用雙向數(shù)據(jù)寄存器分別與BBP接口單元的數(shù)據(jù)/地址總線和本結(jié)點機內(nèi)總線和地址線，該機只支持一種拓?fù)浣Y(jié)構(gòu)，并且只適用于工作站，在數(shù)據(jù)傳輸時速度較慢。
本實用新型的目的在于提供一種并行通信處理器，實施了多微型計算機的并行通信，多計算機可同時在網(wǎng)上物理地傳輸信息的計算機。
為了達到上述目的，本實用新型是單片微處理器IC1通過通信控制器總線分別與鎖存器IC2、IC3相連接，鎖存器IC2、IC3輸出的通信控制器地址總線直接送至可編程只讀存儲器IC6、IC7的地址輸入端，可編程只讀存儲器IC6、IC7的通信控制器數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC4、IC5與單片微處理器IC1的總線相連。
通信接口卡的接口插座JK的通信控制器數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC4、IC5與單片微處理器IC1的總線相連。通信接口卡的接口插座JK1、JK2、JK3、JK4、JK5通過宿主計算機總線與設(shè)置于宿主計算機接口上的宿主計算機通信接口卡相連，由數(shù)據(jù)比較器IC9、撥碼開關(guān)IC11構(gòu)成的I/O地址選擇電路將宿主計算機擴展槽上的地址進行選擇后，輸出至宿主計算機接口插座JK0上，由數(shù)據(jù)比較器IC10、撥碼開關(guān)IC12構(gòu)成的內(nèi)存地址選擇電路將宿主計算機擴展槽上的地址進行選擇后，也輸出至宿主計算機接口插座JK0上，宿主計算機擴展槽上的地址、數(shù)據(jù)、控制信號通過宿主計算機總線與宿主計算機接口插座JK0相連接，每塊通信接口卡通過宿主計算機總線分別與通信接口卡插座JK1、JK2、JK3、JK4、JK5相連接，宿主計算機總線通過數(shù)據(jù)緩沖器IC23、IC24分別與接收地址計數(shù)電路的計數(shù)器IC13-IC16、接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18相連接，通信控制器的數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC21-IC22分別與接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18、接收地址計數(shù)電路的計數(shù)器IC13-IC16、接收結(jié)束控制電路的數(shù)據(jù)鎖存器IC19相連接，接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18通過數(shù)據(jù)緩沖器IC25-IC26與共享數(shù)據(jù)總線相連接，通過數(shù)據(jù)緩沖器IC27-IC28與收發(fā)數(shù)據(jù)總線相連接，接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18通過接收地址總線分別與接收地址計數(shù)電路的計數(shù)器IC13-I16、數(shù)據(jù)比IC20相連接，通信控制器的數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC39-IC40分別與發(fā)送緩沖存儲電路的靜態(tài)隨機存儲器IC33-IC34、發(fā)送地址計數(shù)電路的計數(shù)器IC29-IC32、發(fā)送結(jié)束控制電路的數(shù)據(jù)鎖存器IC35相連接，發(fā)送緩沖存儲電路的靜態(tài)隨機存儲器IC33-IC34通過發(fā)送地址總線分別與發(fā)送地址計數(shù)電路的計數(shù)器IC29-IC32、數(shù)據(jù)比較器IC36相連接，發(fā)送數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC43-IC44與共享數(shù)據(jù)總線相連接，還通過數(shù)據(jù)緩沖器IC41-IC42與收發(fā)數(shù)據(jù)總線相連接，收發(fā)數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC47-IC48經(jīng)輸出數(shù)據(jù)總線與處理結(jié)點接口插座JK6相連接，共享數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC45-IC46也經(jīng)輸出數(shù)據(jù)總線與處理結(jié)點接口插座JK6相連接，狀態(tài)寄存器D觸發(fā)器IC-IC通過門電路IC59-IC73與宿主計算機總線相連接，通過門電路IC69-IC73和控制器IC76、IC78、數(shù)據(jù)緩沖器IC76與通信控制器總線相連接，宿主計算機總線通過協(xié)議寄存器IC74與通信控制器總線相連接，通過數(shù)據(jù)緩沖器IC75與狀態(tài)寄存器IC49-IC53相連接，通信控制器總線通過IC76-IC77與狀態(tài)寄存器IC49-IC58相連接。
本實用新型的特點是(1)擺脫了局域網(wǎng)絡(luò)的束縛，實現(xiàn)了支持計算機機群并行計算的通信處理器；(2)突破了總線式通信網(wǎng)絡(luò)的局限性，實現(xiàn)了網(wǎng)上多計算機并行通信，即多計算機可同時在網(wǎng)上物理地傳輸信息；(3)實現(xiàn)了網(wǎng)絡(luò)物理鏈路的多位并行信息傳輸，克服局域網(wǎng)物理鏈路順序性問題；(4)實現(xiàn)了計算與通信過程的重疊，提高了系統(tǒng)的并行性；(5)提供了簡便高效的通信協(xié)議和消息傳遞機制；(6)支持多種拓?fù)浣Y(jié)構(gòu)可以用來實現(xiàn)Hypercube、環(huán)形、樹形、一維和二維陣列等多種拓?fù)浣Y(jié)構(gòu)的多微型計算機互連網(wǎng)絡(luò)。
圖1是并行通信處理器的方框圖；圖2是并行通信處理器通信接口卡方框圖；圖3是四維超方體結(jié)構(gòu)方框圖；圖4是超方體兩個相鄰處理結(jié)點及其連接關(guān)系方框圖；圖5是使用五個數(shù)據(jù)緩沖存儲電路進行數(shù)據(jù)通信方框圖；圖6是具有獨立發(fā)送和接收緩沖存儲電路的通信處理器方框圖；圖7是通信控制器基本電路與接口卡的接口電路圖；圖8是通信接口卡原理圖；圖9是通信接口卡原理圖；圖10是通信處理器與控制器、狀態(tài)寄存器原理圖；圖11是通信處理器與宿主計算機接口原理圖。
以下結(jié)合附圖對本實用新型的實施例作進一步詳細描述。
由圖1-圖10可知，本實用新型是單片微處理器IC1通過通信控制器總線分別與鎖存器IC2、IC3相連接，鎖存器IC2、IC3輸出的通信控制器地址總線直接送至可編程只讀存儲器IC6、IC7的地址輸入端，可編程只讀存儲器IC6、IC7的通信控制器數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC4、IC5與單片微處理器IC1的總線相連。
通信接口卡的接口插座JK的通信控制器數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC4、IC5與單片微處理器IC1的總線相連。通信接口卡的接口插座JK1、JK2、JK3、JK4、JK5通過宿主計算機總線與設(shè)置于宿主計算機接口上的宿主計算機通信接口卡相連，由數(shù)據(jù)比較器IC9、撥碼開關(guān)IC11構(gòu)成的I/O地址選擇電路將宿主計算機擴展槽上的地址進行選擇后，輸出至宿主計算機接口插座JK0上，由數(shù)據(jù)比較器IC10、撥碼開關(guān)IC12構(gòu)成的內(nèi)存地址選擇電路將宿主計算機擴展槽上的地址進行選擇后，也輸出至宿主計算機接口插座JK0上，宿主計算機擴展槽上的地址、數(shù)據(jù)、控制信號通過宿主計算機總線與宿主計算機接口插座JK0相連接，每塊通信接口卡通過宿主計算機總線分別與通信接口卡插座JK1、JK2、JK3、JK4、JK5相連接，宿主計算機總線通過數(shù)據(jù)緩沖器IC23、IC24分別與接收地址計數(shù)電路的計數(shù)器IC13-IC16、接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18相連接，通信控制器的數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC21-IC22分別與接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18、接收地址計數(shù)電路的計數(shù)器IC13-IC16、接收結(jié)束控制電路的數(shù)據(jù)鎖存器IC19相連接，接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18通過數(shù)據(jù)緩沖器IC25-IC26與共享數(shù)據(jù)總線相連接，通過數(shù)據(jù)緩沖器IC27-IC28與收發(fā)數(shù)據(jù)總線相連接，接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18通過發(fā)送地址總線分別與接收地址計數(shù)電路的計數(shù)器IC13-IC16、數(shù)據(jù)比較器IC20相連接，通信控制器的數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC39-IC40分別與發(fā)送緩沖存儲電路的靜態(tài)隨機存儲器IC33-IC34、發(fā)送地址計數(shù)電路的計數(shù)器IC29-IC32、發(fā)送結(jié)束控制電路的數(shù)據(jù)鎖存器IC35相連接，發(fā)送緩沖存儲電路的靜態(tài)隨機存儲器IC33-IC34通過發(fā)送地址總線分別與發(fā)送地址計數(shù)電路的計數(shù)器IC29-IC32、數(shù)據(jù)比較器IC36相連接，發(fā)送數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC43-IC44與共享數(shù)據(jù)總線相連接，還通過數(shù)據(jù)緩沖器IC41-IC42與收發(fā)數(shù)據(jù)總線相連接，收發(fā)數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC47-IC48經(jīng)輸出數(shù)據(jù)總線與處理結(jié)點接口插座JK6相連接，共享數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC45-IC46也經(jīng)輸出數(shù)據(jù)總線與處理結(jié)點接口插座JK6相連接，狀態(tài)寄存器D觸發(fā)器IC-IC通過門電路IC59-IC73與宿主計算機總線相連接，通過門電路IC69-IC73和控制器IC76、IC78、數(shù)據(jù)緩沖器IC76與通信控制器總線相連接，宿主計算機總線通過協(xié)議寄存器IC74與通信控制器總線相連接，通過數(shù)據(jù)緩沖器IC75與狀態(tài)寄存器IC49-IC53相連接，通信控制器總線通過IC76-IC77與狀態(tài)寄存器IC49-IC58相連接。
所述的每塊通信接口卡是由接收緩沖區(qū)電路地址計數(shù)電路、接收結(jié)束控制電路、發(fā)送地址計數(shù)電路、發(fā)送結(jié)束控制電路、緩沖器JZK1、JZK2、KF1-1、KF1-2、KS1-1、KS1-2、KP1-1、KP1-2、KSZ1、KSZ2、處理結(jié)點接口、宿主計算機接口電路構(gòu)成。
所述的通信接口卡的接口插座JK為1-6個插口插座。
所述的通信控制器總線與6個接口卡插座相連接，6個接口插座分別與6塊接口卡對應(yīng)相連。
本實用新型的工作原理和功能通信控制器我們采用一個16位的微處理器作為HCP中的通信控制器，設(shè)CP是一個HCP,MP是CP的通信控制器，MP的功能如下(1)MP動態(tài)監(jiān)測各緩沖區(qū)和各寄存器的狀態(tài)。
(2)當(dāng)鄰接計算機的HCP向CP的接收緩沖存儲電路發(fā)來數(shù)據(jù)時，MP通知CP的宿主計算機接收這批數(shù)據(jù)或向其他鄰接計算機的HCP轉(zhuǎn)發(fā)這批數(shù)據(jù)。
(3)當(dāng)CP的宿主計算機向CP的發(fā)送緩沖存儲電路發(fā)來數(shù)據(jù)，并要求向鄰接計算機發(fā)送數(shù)據(jù)時，MP負(fù)責(zé)數(shù)據(jù)打包并把數(shù)據(jù)發(fā)送到相應(yīng)鄰接計算機的HCP的相應(yīng)接收緩沖存儲電路中。
(4)當(dāng)發(fā)生通信硬件或數(shù)據(jù)傳送錯誤時，MP負(fù)責(zé)向鄰接計算機的HCP或宿主計算機發(fā)送出錯信息，并做必要的處理。
(5)MP負(fù)責(zé)設(shè)置或清除各個接收和發(fā)送緩沖存儲電路的使用狀態(tài)標(biāo)志。
每個接收緩沖存儲電路都是16K字節(jié)的靜態(tài)隨機存儲電路。接收緩沖存儲電路是接收數(shù)據(jù)的緩沖區(qū)。一個HCP中的每個接收緩沖存儲電路都由該HCP的宿主計算機、該HCP的通信控制器和鄰接計算機的HCP的通信控制器共享。接收緩沖存儲電路只負(fù)責(zé)接收鄰接計算機的HCP送來的數(shù)據(jù)。每個接收緩沖存儲電路對應(yīng)一個鄰接計算機。接收緩沖存儲電路能接收數(shù)據(jù)，也能轉(zhuǎn)發(fā)數(shù)據(jù)。
在接收數(shù)據(jù)過程中，HCP的通信控制器負(fù)責(zé)檢查各接收緩沖存儲電路是否有新的數(shù)據(jù)到來，如果接收緩沖存儲電路有新數(shù)據(jù)，通信控制器進一步區(qū)分?jǐn)?shù)據(jù)是發(fā)送到本地HCP的宿主計算機的數(shù)據(jù)，還是中轉(zhuǎn)數(shù)據(jù)。如果是發(fā)送到本地HCP的宿主計算機的數(shù)據(jù)，微處理器通知宿主計算機接收這批數(shù)據(jù)；若為中轉(zhuǎn)數(shù)據(jù)，由通信控制器向相應(yīng)的鄰接計算機的HCP轉(zhuǎn)發(fā)這批數(shù)據(jù)。
一個HCP的宿主計算機只有在接收到該HCP的通信控制器發(fā)出的請求接收數(shù)據(jù)中斷時，才有權(quán)從接收緩沖存儲電路中接收數(shù)據(jù)。宿主計算機在讀取接收緩沖存儲電路的數(shù)據(jù)時，需要置接收緩沖存儲電路占用標(biāo)志。
接收和發(fā)送緩沖存儲電路都具有緩沖存儲電路滿和緩沖存儲電路空狀態(tài)。接收緩沖存儲電路的狀態(tài)記作S，發(fā)送緩沖存儲電路的狀態(tài)記作F，分別由狀態(tài)寄存器的相應(yīng)位記錄。緩沖存儲電路滿狀態(tài)為1，空狀態(tài)為0。若S=1，則HCP的通信控制器讀接收緩沖存儲電路中的地址信息。若S為0，則表明緩沖存儲電路空，鄰接的計算機的HCP的通信控制器可向該緩沖存儲電路發(fā)送數(shù)據(jù)。發(fā)送數(shù)據(jù)結(jié)束后，鄰接計算機的HCP的通信控制器要將S置為1。
發(fā)送緩沖存儲電路每個發(fā)送緩沖存儲電路為16K字節(jié)的SRAM。發(fā)送緩沖存儲電路是宿主計算機發(fā)送數(shù)據(jù)的緩沖區(qū)。它們只負(fù)責(zé)接收由宿主計算機送來的、要向鄰按的計算機發(fā)送的數(shù)據(jù)。發(fā)送緩沖存儲電路由宿主計算機和它的HCP的通信控制器共享。當(dāng)一個宿主計算機要向它的鄰接計算機發(fā)送數(shù)據(jù)時，宿主計算機首先向發(fā)送緩沖存儲電路發(fā)送欲傳送的數(shù)據(jù)；然后HCP從發(fā)送緩沖存儲電路讀取數(shù)據(jù)并向目的計算機的HCP的對應(yīng)輸入緩沖存儲電路發(fā)送數(shù)據(jù)；最后目的計算機從其HCP的相應(yīng)輸入緩沖存儲電路讀取發(fā)來的數(shù)據(jù)。
在發(fā)送數(shù)據(jù)過程中，HCP的通信控制器負(fù)責(zé)檢查各發(fā)送緩沖存儲電路的狀態(tài)F。查詢發(fā)送緩沖存儲電路中有無數(shù)據(jù)要向鄰接計算機發(fā)送。如果一個發(fā)送緩沖存儲電路的狀態(tài)F=0，則表示該緩沖存儲電路空閑，HCP的宿主計算機可向該發(fā)送緩沖存儲電路發(fā)送數(shù)據(jù)。發(fā)送數(shù)據(jù)結(jié)束時，HCP的宿主計算機要把F置1。只有當(dāng)一個發(fā)送緩沖存儲電路的狀態(tài)F=0時，HCP的宿主計算機才有權(quán)向該發(fā)送緩沖存儲電路發(fā)送數(shù)據(jù)。如果一個發(fā)送緩沖存儲電路的狀態(tài)F=1，則HCP的通信控制器可以讀取該緩沖存儲電路中的數(shù)據(jù)，發(fā)送到鄰接的目的計算機的HCP。只有當(dāng)F=1時，HCP的微處理器才有權(quán)使用發(fā)送緩沖存儲電路發(fā)送數(shù)據(jù)。發(fā)送數(shù)據(jù)結(jié)束時，HCP的通信控制器置相應(yīng)的發(fā)送緩沖存儲電路的狀態(tài)F為0。
通信狀態(tài)寄存器通信狀態(tài)寄存器保存接收和發(fā)送緩沖存儲電路的狀態(tài)。通信狀態(tài)寄存器是一個10位寄存器，其中5位是接收緩沖存儲電路狀態(tài)標(biāo)志，5位是發(fā)送緩沖存儲電路狀態(tài)標(biāo)志。每個HCP及其鄰接的HCP的微處理器可讀取或設(shè)置通信狀態(tài)寄存器的值。一個HCP的宿主計算機也可以讀取和設(shè)置該HCP的狀態(tài)寄存器的值。
一個HCP的宿主計算機通過讀取狀態(tài)寄存器的值，獲得緩沖存儲電路的狀態(tài)，以確定可否對緩沖存儲電路進行操作。
一個HCP的鄰接計算機的HCP的微處理器通過讀取狀態(tài)寄存器的值，獲得緩沖存儲電路的狀態(tài)，以確定可否對緩沖存儲電路進行數(shù)據(jù)傳送操作。
當(dāng)數(shù)據(jù)傳輸結(jié)束時，HCP的微處理器必須對狀態(tài)寄存器各有關(guān)位進行置位或復(fù)位操作。
通信協(xié)議寄存器通信協(xié)議寄存器用來支持HCP之間的通信協(xié)議，簡化通信協(xié)議軟件的設(shè)計與實現(xiàn)。
誤碼校驗通信線路由于本身電氣特性造成的隨機燥聲、信號頻率和幅度衰減、相位畸變、相鄰線路的耦合串?dāng)_、外界環(huán)境中強磁場、電場的干擾、電源波動等原因，會引起數(shù)據(jù)通信過程中碼元的變化，使通信過程中產(chǎn)生誤碼，引起通信錯誤。
在上述干擾源引起的通信錯誤中，主要分為隨機性錯誤和突發(fā)性錯誤。隨機燥聲等引起的某位碼元的變化稱為隨機性錯誤。電源波動和沖擊燥聲等引起的串碼元的變化，稱為突發(fā)性錯誤。
針對通信過程中的突發(fā)性錯誤和隨機性錯誤，通信處理器采用軟件方法糾正通信過程中產(chǎn)生的錯誤。軟件誤碼校驗采用CRC校驗方法。
數(shù)據(jù)通信的并行性和多種拓?fù)浣Y(jié)構(gòu)的支持若HCP中只設(shè)有一個通信緩沖存儲電路，則各處理結(jié)點接口、HCP及其宿主計算機必須以順序排隊的方式使用通信緩沖存儲電路，以免通信緩沖存儲電路的使用沖突。這樣，HCP數(shù)據(jù)傳輸?shù)牟⑿行詴蟠蠼档?。為了解決這個問題，HCP采用了多緩沖存儲電路技術(shù)。每個HCP具有多個處理結(jié)點接口端口，可同時組成多條通信通道。每個通信通道都有各自的通信緩沖區(qū)。各緩沖區(qū)可同時接收或發(fā)送數(shù)據(jù)。因為每個信道都有各自的通信緩沖區(qū)，它們可以同時接收或發(fā)送數(shù)據(jù)，避免了緩沖存儲電路的使用沖突，加大了數(shù)據(jù)傳輸?shù)牟⑿行?。由于每個HCP都具有多個通信端口，HCP還實現(xiàn)了硬件廣播和選播功能；HCP可以將它的任意一個發(fā)送緩沖存儲電路中的數(shù)據(jù)同時向全部或部分處理結(jié)點接口做硬件廣播和選播。
圖5給出了一個使用五個數(shù)據(jù)緩沖存儲電路進行數(shù)據(jù)通信的實例。圖中的BUFF1、BUFF2、BUFF3、BUFF4、BUFF5是五個完全獨立的數(shù)據(jù)通信緩沖存儲電路，分別與5個處理節(jié)點P1#-P5#相連接。當(dāng)緩沖存儲電路中的數(shù)據(jù)正通過處理節(jié)點P1#向外傳送時，P2#可同時向BUFF2發(fā)送數(shù)據(jù)，P3#通道也可同時向BUF F3發(fā)送數(shù)據(jù)，而P4#、P5#號通道則同時也可將BUFF4中的數(shù)據(jù)向外發(fā)送。這樣，五個處理節(jié)點信道五個數(shù)據(jù)通信緩沖存儲電路實現(xiàn)了數(shù)據(jù)的并行傳輸。
在串行通信網(wǎng)絡(luò)中，數(shù)據(jù)接收和發(fā)送一般共用一個通信緩沖存儲電路，通信緩沖區(qū)在某一時刻只做接收緩沖存儲電路或只做發(fā)送緩沖存儲電路，數(shù)據(jù)的接收和發(fā)送分時地使用通信緩沖存儲電路，影響了收發(fā)數(shù)據(jù)的并行性。HCP解決了這個問題。我們采用了獨立的接收緩沖存儲電路和發(fā)送緩沖存儲電路，實現(xiàn)了并行接收數(shù)據(jù)和發(fā)送數(shù)據(jù)。在HCP中的多個通信緩沖存儲電路中，每個緩沖存儲電路都包括一個獨立的接收緩沖存儲電路和一個獨立的發(fā)送緩沖存儲電路，如圖5所示。圖中S1#、S2#、S3#、S4#和S5#分別為1號、2號、3號、4號和5號接收緩沖存儲電路，F(xiàn)1#、F2#、F3#、F4#和F5#分別為1號、2號、3號、4號和5號發(fā)送緩沖存儲電路。
使用獨立接收和發(fā)送緩沖存儲電路以后，HCP可以很容易地實現(xiàn)并行發(fā)送和接收數(shù)據(jù)。例如，當(dāng)1#處理節(jié)點接口向S1#發(fā)送數(shù)據(jù)時，并行通信處理器的宿主計算機可以同時向F1#發(fā)送數(shù)據(jù)，使得計算機之間的數(shù)據(jù)發(fā)送和接收同時進行。
由于并行通信處理器采用多個獨立的通信端口，可以實現(xiàn)多種通信網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)。例如，具有五個獨立端口的并行通信處理器可同時連接五條信道，能夠用來實現(xiàn)樹型網(wǎng)絡(luò)連接、二維陣列網(wǎng)絡(luò)連接、環(huán)行網(wǎng)絡(luò)連接(只需兩個處理節(jié)點接口)、五維Hypercube網(wǎng)絡(luò)連接或者復(fù)雜的復(fù)合網(wǎng)絡(luò)連接。
在使用并行通信處理器構(gòu)成的計算機機群中，每臺計算機具有一臺并行通信處理器。并行通信處理器通過宿主計算機接口與所屬計算機連接。如果一個并行通信處理器屬于計算機C，我們則稱計算機C是這個并行通信處理器的宿主計算機，并行通信處理器是C的從屬通信處理器。每臺并行通信處理器可以通過五個通信接口與其它五個計算機相連接。對于每個鄰接計算機，并行通信處理器中都有一個16K字節(jié)的發(fā)送緩沖存儲電路和一個16K字節(jié)的接收緩沖存儲電路。發(fā)送和接收緩沖存儲電路用來實現(xiàn)宿主計算機與鄰接計算機的通信緩沖。并行通信處理器實現(xiàn)了16位并行通信。
權(quán)利要求1.一種支持計算機機群并行計算的并行通信處理器，由單片微處理器、緩沖存儲電路、鎖存器、寄存器、控制器組成，其特征在于單片微處理器IC1通過通信控制器總線分別與鎖存器IC2、IC3相連接，鎖存器IC2、IC3輸出的通信控制器地址總線直接送至可編程只讀存儲器IC6、IC7的地址輸入端，可編程只讀存儲器IC6、IC7的通信控制器數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC4、IC5與單片微處理器IC1的總線相連。通信接口卡的接口插座JK的通信控制器數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC4、IC5與單片微處理器IC1的總線相連。通信接口卡的接口插座JK通過宿主計算機總線與設(shè)置于宿主計算機接口上的宿主計算機通信接口卡相連，由數(shù)據(jù)比較器IC9、撥碼開關(guān)IC11構(gòu)成的I/O地址選擇電路將宿主計算機擴展槽上的地址進行選擇后，輸出至宿主計算機接口插座JK0上，由數(shù)據(jù)比較器IC10、撥碼開關(guān)IC12構(gòu)成的內(nèi)存地址選擇電路將宿主計算機擴展槽上的地址進行選擇后，也輸出至宿主計算機接口插座JK0上，宿主計算機擴展槽上的地址、數(shù)據(jù)、控制信號通過宿主計算機總線與宿主計算機接口插座JK0相連接，通信接口卡通過宿主計算機總線分別與通信接口卡插座JK相連接，宿主計算機總線通過數(shù)據(jù)緩沖器IC23、IC24分別與接收地址計數(shù)電路的計數(shù)器IC13-IC16、接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18相連接，通信控制器的數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC21-IC22分別與接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18、接收地址計數(shù)電路的計數(shù)器IC13-IC16、接收結(jié)束控制電路的數(shù)據(jù)鎖存器IC19相連接，接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18通過數(shù)據(jù)緩沖器IC25-IC26與共享數(shù)據(jù)總線相連接，通過數(shù)據(jù)緩沖器IC27-IC28與收發(fā)數(shù)據(jù)總線相連接，接收緩沖存儲電路的靜態(tài)隨機存儲器IC17-IC18通過接收地址總線分別與接收地址計數(shù)電路的計數(shù)器IC13-IC16、數(shù)據(jù)比較器IC20相連接，通信控制器的數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC39-IC40分別與發(fā)送緩沖存儲電路的靜態(tài)隨機存儲器IC33-IC34、發(fā)送地址計數(shù)電路的計數(shù)器IC29-IC32、發(fā)送結(jié)束控制電路的數(shù)據(jù)鎖存器IC35相連接，發(fā)送緩沖存儲電路的靜態(tài)隨機存儲器IC33-IC34通過發(fā)送地址總線分別與發(fā)送地址計數(shù)電路的計數(shù)器IC29-IC32、數(shù)據(jù)比較器IC36相連接，發(fā)送數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC43-IC44與共享數(shù)據(jù)總線相連接，還通過數(shù)據(jù)緩沖器IC41-IC42與收發(fā)數(shù)據(jù)總線相連接，收發(fā)數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC47-IC48經(jīng)輸出數(shù)據(jù)總線與處理結(jié)點接口插座JK6相連接，共享數(shù)據(jù)總線通過數(shù)據(jù)緩沖器IC45-IC46也經(jīng)輸出數(shù)據(jù)總線與處理結(jié)點接口插座JK6相連接，狀態(tài)寄存器D觸發(fā)器IC49-IC58通過門電路IC59-IC73與宿主計算機總線相連接，通過門電路IC69-IC73和控制器IC76、IC78、數(shù)據(jù)緩沖器IC76與通信控制器總線相連接，宿主計算機總線通過協(xié)議寄存器IC74與通信控制器總線相連接，通過數(shù)據(jù)緩沖器IC75與狀態(tài)寄存器IC49-IC53相連接，通信控制器總線通過IC76-IC77與狀態(tài)寄存器IC49-IC58相連接。
2.按照權(quán)利要求1所述的支持計算機機群并行計算的并行通信處理器，其特征在于所述的每塊通信接口卡是由接收緩沖存儲電路地址計數(shù)電路、接收結(jié)束控制電路、發(fā)送地址計數(shù)電路、發(fā)送結(jié)束控制電路、緩沖器JZK1、JZK2、KF1-1、KF1-2、KS1-1、KS1-2、KP1-1、KP1-2、KSZ1、KSZ2、處理結(jié)點接口、宿主計算機接口電路構(gòu)成。
3.按照權(quán)利要求1所述的支持計算機機群并行計算的并行通信處理器，其特征在于所述的通信接口卡的接口插座JK為1-6個插口插座。
4.按照權(quán)利要求1所述的支持計算機機群并行計算的并行通信處理器，其特征在于通信控制器總線與6個接口卡插座相連接，6個接口插座分別與6塊接口卡對應(yīng)相連。
專利摘要本實用新型涉及一種可擴展計算機機群互連網(wǎng)絡(luò)裝置,由單片微處理器、緩沖存貯電路、鎖存器、寄存器、控制器、通信接口卡及通信接口卡相對應(yīng)的接口插座連接組成,本裝置突破了總線式通信網(wǎng)絡(luò)的局限性,實現(xiàn)了網(wǎng)上多計算機并行通信,同時可實現(xiàn)了計算與通信過程的重疊,支持多種拓?fù)浣Y(jié)構(gòu),提供了簡便的高效的通信協(xié)議和消息傳遞機制。
文檔編號G06F15/163GK2350808SQ9823795
公開日1999年11月24日 申請日期1998年6月9日 優(yōu)先權(quán)日1998年6月9日
發(fā)明者李建中, 李金寶, 孫文雋, 陳慶奎 申請人:黑龍江大學(xué)