專利名稱：快速規(guī)則的乘法器層次結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于通過交叉乘積之和來執(zhí)行二進制乘法的數(shù)字電路，即，并行乘法器，特別是，本發(fā)明涉及這種用于相加部分乘積的加法器的乘法電路的布局的層次結(jié)構(gòu)。特別關(guān)于最優(yōu)化層次結(jié)構(gòu)來使電路面積最小和/或操作速度最大。還關(guān)于帶有平衡信號傳播延遲來使寄生過渡(spurious transition)最小的乘法器。
背景技術(shù)：
乘法電路或乘法器主要包括三個部分(1)由與邏輯門矩陣構(gòu)成的部分乘積發(fā)生成器，每個與邏輯門對于一比特被乘數(shù)和一比特乘數(shù)(這里，數(shù)字是相對于電路而言)進行計算，(2)由加法器列構(gòu)成的乘法器陣列(也稱為加法器陣列)，它們通過求和將部分乘積簡化為兩個字，通常這兩個字稱為“和”字和“進位”字，和(3)用于將和字和進位字相加產(chǎn)生一個輸出字(乘積)的向量歸并加法器。當將兩個二進制數(shù)相乘時，M位被乘數(shù)和N位乘數(shù)，通常產(chǎn)生M×N部分乘積項(雖然可能有一些項來處理負數(shù))，另一方面將它看作是N個M位部分乘積，而且所得乘積一般具有M+N位。在大多數(shù)乘法電路中，被乘數(shù)和乘數(shù)可以是相同N位長，因而乘積是2N位寬。
將乘法電路(當用于數(shù)字信號處理器中時)與累加器組合，從而可以容易地執(zhí)行數(shù)字濾波和其他信號處理功能?；居嬎闶茿CC＝ACC+(A*B)，或者ACC＝ACC-(A*B)。即，典型地，累加器將乘法結(jié)果與以前的累加值相加或相減。一般，累加器是P位寬，其中P＞2N，2N位是乘積的寬度，和最左邊的(最高有效)P-2N位(稱為保護位)用來防止溢出。美國專利第4,575,812號(由Kloker等人獲得)描述一個這樣的乘法器/累加器電路。直接執(zhí)行乘法器/累加器電路使得累加器加法器緊跟在乘法器的向量歸并加法器之后，從而第一加法將和字和進位字相加來形成乘積，此后將該乘積與在累加器中的值第二次相加。另一方面，通過把一行附加加法器加到乘法器陣列并向向量歸并加法器提供兩個字結(jié)果，可將累加器與乘法器集成在一起。由于只需提供一個最終加法器，所以這簡化了設(shè)計過程，并提高了速度。
無論只考慮乘法器或者結(jié)合乘法器/累加器電路一起考慮，確定操作速度的關(guān)鍵途徑包括通過乘法器陣列延延遲和通過最終加法器延遲(加上通過分離的累加器加法器的任何延遲)。乘法器是數(shù)字信號處理器的最慢部分，所以對于乘法器的速度提高也提高了處理器的整個速度。例如，對于執(zhí)行用于數(shù)字蜂窩狀電話通信的復(fù)雜的語音和信道編碼算法，需要高速處理。另一個因素在于布局面積和規(guī)則性。規(guī)則的平面布置圖(floor plan)是很容易設(shè)計和布局的，而不規(guī)則的平面布置圖需要化大量時間和力氣來布局。對于乘法器層次結(jié)構(gòu)的選擇通常包括在面積和速度之間的權(quán)衡。樹形乘法器層次結(jié)構(gòu)具有與O(logN)成比例的延遲，而陣列乘法器層次結(jié)構(gòu)具有與O(N)成比例的延遲(其中，N是以比特為單位的字長)。于是，樹形層次結(jié)構(gòu)更快。然而，由于樹形乘法器需要與數(shù)據(jù)路徑垂直的大量數(shù)據(jù)位移，它們的實施對于路由選擇(routing)敏感，要求比陣列乘法器有更大的電路面積。而且，樹形層次結(jié)構(gòu)在它們的布局中趨于非常的不規(guī)則。
在美國專利第5,343,417號和5,586,071號中，F(xiàn)lora描述了華萊士樹形乘法器層次結(jié)構(gòu)，其中選擇在乘法器中用來通過連續(xù)相加和字和進位字來減小部分乘積的全加器和半加器列，從而在每個加法器級處添加的特定輸入符合規(guī)定的規(guī)則，它增強了乘法器的操作速度。授予Han等人的美國專利第5,181,185號和授予Rarick等人的第5,504,915號揭示了其他高速平行乘法器，它采用改進的華萊士樹形加法器來總加部分乘積列。所有的這些揭示的乘法電路示出基本布局的不規(guī)則性，它是樹形乘法器層次結(jié)構(gòu)的特征。與純粹的華萊士樹形層次結(jié)構(gòu)相比較，經(jīng)改進的華萊士樹犧牲一些速度來獲得更高的布局規(guī)則性。
授予Galbi等人的美國專利第4,901,270和由G.Goto等人所著的論文(在IEEE的固態(tài)電路雜志中，第27卷，第9號，1992年9月，第1229-1234頁)描述了在樹形乘法器中用4至2(four-to-two)壓縮器加法器來進一步提高它們的速度。在美國專利第5,347,482號中，Williams揭示了因為樹的更大基本構(gòu)件塊，導(dǎo)致在華萊士樹形中用9至3加法器簡化了布局和信號路由選擇，從而以與3至2(全)加法器有相同數(shù)量的加法器延遲而操作。在美國專利第5,265,043號(Naini等人)揭示了華萊士樹形乘法器層次結(jié)構(gòu)，它設(shè)有以L-折疊布局或平面布置圖放置的它的進位保留加法器，以便改進層次結(jié)構(gòu)的布局規(guī)則性，并減小所需布局面積。
G.J.Hekstra等人在“快速并行乘法器層次結(jié)構(gòu)”中(電路和系統(tǒng)IEEE討論會匯編，第2128-2131頁)描述了帶有與

成比例的延遲的規(guī)則陣列層次結(jié)構(gòu)。于是，它在緊湊和規(guī)則的，但是慢的陣列乘法器層次結(jié)構(gòu)，和快速，但是不規(guī)則和大電路面積的樹形乘法器層次結(jié)構(gòu)(如，華萊士樹形乘法器)之間提供一種變通性。Hekstra乘法器層次結(jié)構(gòu)具有基于“陣列的陣列”(array ofarrays)的結(jié)構(gòu)，它包括產(chǎn)生一系列部分和的大量子陣列，其中將部分和饋送到把部分和相加的主陣列來形成乘積。主陣列級包括以4至2縮減器(reductor)結(jié)構(gòu)的兩行全加器。子陣列包括全加器行以及部分乘積發(fā)生器。子陣列的尺寸變化，而且已仔細選擇來平衡傳播延遲，從而加數(shù)與前級的部分和同步到達主陣列級。這種情況出現(xiàn)在Hekstra的實施方法中，當子陣列的尺寸，即，全加器行數(shù)，以2個為一級地從一個子陣列增加到另一個時。
由T.Sakuta等人所著的論文(在對于低功率電子的IEEE討論會中技術(shù)論文摘要，第36-37頁，1995年10月)強調(diào)了延遲平衡的重要性，以便使寄生過渡最小，從而使不必要功率浪費最小。加法器同時開始計算，而不等待和和進位信號從前一級傳播，從而如果加數(shù)不同時到達加法器，那么將導(dǎo)致寄生過渡。這些寄生過渡也傳播到下一級，導(dǎo)致數(shù)量不斷增長的從一級到下一個級的過渡。傳統(tǒng)的陣列乘法器層次結(jié)構(gòu)是固有不平衡的，從而趨于消耗大量功率。相反，由于華萊士樹形乘法器固有的并行結(jié)構(gòu)，導(dǎo)致它們本身平衡，而且具有發(fā)生寄生過渡的可能性較低?？蓪⒀舆t電路插入任何乘積項輸入的信號路徑中，它跳過加法器階梯(ladder)來使它們與相應(yīng)加法器的其他輸入同步，如T.Sakuta等人所教導(dǎo)的那樣。至于上述Hekstra層次結(jié)構(gòu)那樣，乘法器正好是延遲平衡的，只是因為適當?shù)剡x擇了子陣列尺寸。
雖然與華萊士和其他樹形層次結(jié)構(gòu)相比，Hekstra型乘法器層次結(jié)構(gòu)很規(guī)則，而且?guī)缀跖c傳統(tǒng)陣列乘法器一樣緊致，并且還可比陣列乘法器更快，但是它仍然比樹形乘法器層次結(jié)構(gòu)慢。因為它們的本身平衡并行結(jié)構(gòu)，使得很容易將4至2、9至3和其他壓縮器加法器結(jié)構(gòu)加入樹形乘法器，而不損壞它的平衡信號傳播，從而增加它的運算速度。此外，改進的樹形層次結(jié)構(gòu)和混合樹形陣列層次結(jié)構(gòu)允許設(shè)計者提高規(guī)則性，并在一定程度上減小電路面積，而不犧牲太多的速度。因此，在空間不是非常珍貴的情況下，樹形層次結(jié)構(gòu)變成設(shè)計選擇。在小電路面積是實質(zhì)的情況下，迫使電路設(shè)計者應(yīng)付(cope with)陣列乘法器，而不管它們的慢速。Hekstra型乘法器不是已知的，而且一般被忽略了。由于饋送到單個主陣列的加法器子陣列的單側(cè)(one-sided)層次結(jié)構(gòu)不是固有平衡的，但是只有通過適當選擇子陣列尺寸才平衡，所以任何修改都需要非常注重是否保持平衡。
本發(fā)明目的在于提供一種經(jīng)改進的Hekstra型乘法器層次結(jié)構(gòu)，其運算速度提高，而不犧牲電路面積和規(guī)則形或者破壞延遲平衡。
發(fā)明概述本目的是一種Hekstra型乘法器層次結(jié)構(gòu)，即，一種將多個加法器子陣列饋送到主加法器陣列的乘法器層次結(jié)構(gòu)，其中以保留信號傳播延遲中的平衡從而使部分和同時達到每級主陣列的方式，通過用4至2壓縮器加法器電路(下面稱為壓縮器電路)來替換在子陣列中的全加器對來對它進行改進。在不同的乘法器體系部分中運用兩種壓縮器電路(稱為對稱和非對稱壓縮器)。無論何時不能同時獲得它所有的輸入時，都得運用非對稱壓縮器。


圖1和2分別是典型現(xiàn)有技術(shù)樹形乘法器層次結(jié)構(gòu)的元件互連結(jié)構(gòu)和塊布局的示圖。
圖3和4分別是根據(jù)本發(fā)明的改進的Hekstra型乘法器層次結(jié)構(gòu)的元件互連結(jié)構(gòu)和塊布局的示圖，其中將圖3和4與圖1和2并排排列以進行比較。
圖5是本發(fā)明的較佳乘法器層次結(jié)構(gòu)的詳細方框圖，它示出通過相加而減小部分乘積的層次結(jié)構(gòu)的乘法器陣列的元件。最終向量歸并加法器是傳統(tǒng)技術(shù)，故未圖示。
圖6和7是示出通過用已知的交叉乘積和算法(sum-of-cross-productsalgorithms)將m位乘數(shù)和n位乘數(shù)相乘，來形成用于各無符號和2的(2’s)補碼記號(complement notation)的(m+n)位乘積的標準代數(shù)記數(shù)法。圖7的2的補碼乘法實施了在美國專利第3,866,030號中揭示的Baugh-Wooley算法，而且由圖5的較佳乘法電路執(zhí)行。
圖8-11是在圖5的乘法電路中用到的4至2壓縮器電路的邏輯門電平電路圖。
圖12和13是根據(jù)本發(fā)明的用于兩個交替改進Hekstra型乘法器層次結(jié)構(gòu)的元件互連結(jié)構(gòu)示圖。
實施本發(fā)明的最佳模式參照圖1-4，將現(xiàn)有技術(shù)樹形層次結(jié)構(gòu)與根據(jù)本發(fā)明的層次結(jié)構(gòu)并排示出，從而可以比較它們各自的結(jié)構(gòu)、路由選擇和傳播延遲。在圖1中，可見現(xiàn)有技術(shù)結(jié)構(gòu)完全二叉樹，即，華萊士樹，其中在加法器的初始級中的每個全加器(F)對于一組部分乘積13進行運算，一般是每個加法器3個，來產(chǎn)生部分和。于是，初始級在該結(jié)構(gòu)的級0處產(chǎn)生等于全加器(F)的數(shù)量的一組部分和。加法器(F)還產(chǎn)生等同數(shù)量的進位，將它們傳遞到類似樹形結(jié)構(gòu)的級1，它用于總加對于二進制乘積的下一個較高有效級的部分乘積。在圖1中，級1包括一組4至2壓縮器電路，諸如由Goto等人在固態(tài)電路的IEEE雜志中所描述的那些(卷27，第9號，1992年9月，第1229-1235頁)。每個壓縮器電路連續(xù)執(zhí)行對兩個全加器的運算，但是具有大約1.5倍于一個全加器延遲的傳播延遲?？梢杂脙蓚€全加器，如果需要的話。在級1中的每個壓縮器電路(C)從級0中取4個輸入，諸如由在同一樹的級0中的兩個全加器(F)輸出的兩個部分和，以及來自樹中的等同級0全加器的兩個進位，其中上述樹用于總加二進制乘積的下一個較低有效級的部分乘積。每個級1的壓縮器電路(C)還接收來自下一個較低有效和樹中的相應(yīng)級1壓縮器的另一個進位。級1壓縮器電路(C)對于在下一個更高有效和樹中的相應(yīng)級1壓縮器的進位和對于在下一個較高有效和樹中的級2壓縮器的第二進位。它還對在與它本身相同的樹中的級2壓縮器產(chǎn)生部分和。在級2和3中的壓縮器以類似方法進行操作。通過這種方法，每個樹減小相同有效級的部分乘積(以及來自下一個較低有效總加樹的進位)到最后和和最后進位。每個連續(xù)級減小了部分和數(shù)量的一半，從而所需級的數(shù)量(因而傳播延遲)大約為log(N)數(shù)量級，其中N是要和的部分乘積的數(shù)量。在圖1中的樹能夠處理上至24個部分乘積(8個全加器乘以每加法器的3個部分乘積)。
當嘗試以有些規(guī)則的方法來布局這樣的層次結(jié)構(gòu)時，這樣的樹結(jié)構(gòu)存在一個問題。因為結(jié)構(gòu)是樹形的，所以很難進入矩形結(jié)構(gòu)。在圖2中，以線性的形式布置用于在最終乘積中的單個逐位有效級的圖1的樹，從而可以并排排列鄰近樹來促進進位信號的傳遞，從一比特-列樹(one bit-column tree)到下一個。在圖2中的每個塊或單元表示全加器(F)或壓縮器電路(C)。如前面所述，可用全加器對來代替壓縮器電路。在圖2中的每個單元還表示它所屬的級別(L0、L1、L2、L3)。由在單元之間的箭頭表示部分和到下一級的傳遞?？梢姌湫螌哟谓Y(jié)構(gòu)造成嚴重的路由選擇問題。單元之間的連接只有一半是本地的(local)，而另外一半需要通過一個或多個介入單元來進行路由選擇。通過將每個附加級加到樹形分層，非本地線路(wire)的長度加倍，從而雖然級0單元和級1單元的連接要求有兩個單元長的非本地線路15，但是在級1和2之間的有些連接要求有4個單元長的非本地線路17和在級2和3之間的某些連接需要有8個單元長的線路19。此外，通過在分層中的每個附加級，必須提供通過單元的兩個附加路由選擇軌跡(routing track)。在圖2中的每個單元右邊的數(shù)字示出通過該單元的單元-單元線路的數(shù)量。不同的單元根據(jù)它們在單元線中的位置，具有線路可通過的不同數(shù)量的交叉軌跡，同時以后的單元趨于要求更多的軌跡。最終情況要求花額外的力氣進行附加布局，因為在分層中的每級將要求不同的布局拓撲圖。單元的寬度根據(jù)它們必須容納的布線軌跡(wiringtrack)的數(shù)量變化。有幾個單元塊具有兩個全加器(F)，之后是一個壓縮器電路(C)。然而，塊1、2和3都是不同的布局類型，因為不同的塊要求不同數(shù)量的路由選擇軌跡。
圖3示出根據(jù)本發(fā)明的層次結(jié)構(gòu)。該層次結(jié)構(gòu)具有一系列連續(xù)較長加法器鏈(CSA0、CSA1、CSA3、CSA3、CSA4)，它嘗試饋送到一系列主加法器級(MS1、MS2、MS3、MS4)的部分和。兩個這樣的子陣列(CSA0和CSA1)都包括用于每個部分乘積列的一個全加器單元，并向第一主級加法器MS1提供部分和。所有主級加法器都是4至2壓縮器電路。把第一主級加法器MS1的輸出和由另一個子陣列CSA2提供的部分和輸入到第二主級加法器MS2。為了保持適當?shù)难舆t平衡，子陣列CSA2包括全加器單元(F)和壓縮器電路(C)，從而由子陣列CSA2產(chǎn)生的部分和與第一主級MS1的部分和同時到達第二主級加法器MS2。把第二主級加法器MS2的輸出和由子陣列CSA3提供的部分和輸出輸入到第三主級加法器MS3。再次，為了保持適當?shù)难舆t平衡，子陣列CSA3包括全加器(F)和兩個壓縮器電路(C)來匹配通過第二主級MS2的傳播延遲。這個序列可以繼續(xù)到任意大的結(jié)構(gòu)，同時每級的尺寸都包括另一個主級(例如，MS4)和另一個陣列(例如，CSA4)，其中為了適當?shù)钠胶?，?gòu)成饋送到主級加法器的子陣列的連續(xù)進位保留陣列在大小上按每個子陣列增加一個壓縮器電路。于是，子陣列CSA4包括一個全加器級(F)和三個壓縮器級(C)。由于在結(jié)構(gòu)中的“分支”的一面(onesided)本質(zhì)所致的另一個差異是對于主級(MS1、MS2、MS3、MS4)的壓縮器電路(C)是對稱電路，因為如果正確地選擇子陣列的尺寸，所有輸入本質(zhì)上都同時到達，但是至少在子陣列(CSA2、CSA3、CSA4)中的一些壓縮器電路(C)是非對稱電路，因為在正常情況下它們的部分乘積比由前一級子陣列輸出的部分和要早到?？梢园ǜ郊友舆t電路，正如在前面所述的T.Sakuta等人的論文中所提到的那樣。下面參照圖8-11，提供對對稱和非對稱壓縮器的更詳細描述。
現(xiàn)在，回到圖4，當在塊中線性放置加法器級，可見這種經(jīng)改進Hekstra型結(jié)構(gòu)的優(yōu)點。與圖2的樹形層次結(jié)構(gòu)不同，所有連接都是本地的，除了從一個主級到下一個主級的連接，以及從子陣列CSA0到第一主級MS1的連接。于是，無論層次結(jié)構(gòu)的總尺寸如何，即，要減小的乘積項的數(shù)量和需要減小它們的主級和子陣列的數(shù)量，都不會有通過子陣列單元的多于兩個信號路徑交叉，而且所有單元可以是相同尺寸來容納那些信號路徑或軌跡。布局非常規(guī)則，而且只需要少許不同類型的單元，并在整個結(jié)構(gòu)中重復(fù)，從而簡化了設(shè)計。在每個子陣列中的全加器(F)可以是等同的，主級壓縮器電路(C)可以是等同的，而且子陣列壓縮器電路(C)可以是等同的，而與它們是否在子陣列CSA2或CSA3或級SA1或SA2，等等中無關(guān)。
參照圖5，本發(fā)明的乘法器電路的較佳實施例適于運用美國專利第3,866,030號的Baugh-Wooley算法，但通過圖3和4的經(jīng)改乘法器層次結(jié)構(gòu)，執(zhí)行17位乘17位2的補碼(complement)二進制乘法。在圖5中，在圖的頂部和底部上從0至33的數(shù)字指的是在所得乘積中的特定位。帶有斜線陰影部分的小矩形元件是指乘積項發(fā)生器。就在子陣列級SA31上的不同陰影線矩形元件和在半加器單元2C0和2C1上的固體矩形元件也是乘積項，它們?yōu)锽augh-Wooley2的補碼乘法算法所特有的。下面在圖7中詳細描述所有乘積項。在電路中用到的加法器單元有三種基本類型半加法器(H)、全加法器(F)和4至2壓縮器電路(C)。在現(xiàn)有技術(shù)中已知每個這樣的加法器。此外，4至2壓縮器電路(C)有兩種，至少對于在圖5中的子陣列級SA31是非對稱(與圖3和4不同，它將壓縮器級SA20和SA32和SA31放置在子陣列CSA2和CSA3的全加器級SA21和SA32之前)，以及在其他子陣列級的其他結(jié)構(gòu)中，和至少對于主陣列級MS1、MS2和MS3是對稱壓縮器電路。下面，參照圖8-11，討論這樣兩種壓縮器的結(jié)構(gòu)。此外，可用全加器(F)替換半加器(H)，其中將一個輸入固定在邏輯電平0。同樣，可用壓縮器電路(C)代替在一級中后面是一個半加器(H)(或者甚至是兩個半加器)的全加器(F)的組合，其中在壓縮器電路(C)中將一個(或兩個)輸出固定在零。通過這種方法，可以獲得更多的規(guī)則性，雖然加法器單元要犧牲少許最佳性。
每個單元(H，F(xiàn)或C)產(chǎn)生和項和進位項。箭頭示出那些項與在主陣列級MS1、MS3和MS3中的輸入的代表性連接。主級的每個單元接收來自前主級的一個和項輸出(或者在主陣列級MS1的情況下，來自子陣列SA00)、來自該相同前主級(或子陣列SA00)的進位項輸出、來自對它是本地的子陣列級的一個和項輸出，即，在它上面的加法器塊，同樣來自相同本地子陣列級的進位項。和項來自相同位列(bit column)的加法器單元，同時進位項來自下一個較低有效的加法器單元(即，就在提供和項單元的右邊)。于是，例如，在主級MS3的位列18中的壓縮器單元(C)接收來自主級MS3的位列18中的壓縮器C的和項，來自主級MS2的位列17中的壓縮器C的進位項、來自子陣列級SA32的位列18中的半加器H的和項和來自子陣列級SA32的位列17中的全加器F的進位項。在一些情況下，兩個和項和兩個進位項的全補碼是不可獲得的(特別是在大多數(shù)級的最左邊和最右邊)，所以不需要壓縮器單元C和全加法器/半加法器組合，或者甚至半加法器/半加法器組合都是所需的。于是，例如，位于主加法器級MS2中的位列9接收來自主級MS1的和和進位，以及只是來自子陣列級SA21的和項。沒有產(chǎn)生來自級SA21的位列8的進位項，所以在級MS2-列9處，不需要壓縮器單元。如前面所述，可在那些具有適當固定邏輯零輸入的位置上用到壓縮器(C)。在相同子陣列的連續(xù)級之間的連接，即，子陣列CSA2的級SA20和SA21和子陣列CSA3的級SA30、SA31和SA32是純本地的。
參照圖6和7，由乘法器電路產(chǎn)生的部分乘積依賴于所用到的特定二進制數(shù)記數(shù)法和乘法算法。如圖5所示的特定電路執(zhí)行圖7的Baugh_Wooley 2的補碼乘法。圖6示出在無符號記數(shù)法中的兩個二進制數(shù)的乘法，即，m位被乘數(shù)[am-1am-2…a2a1a0]和n位乘數(shù)[bn-1…b2b1b0]來形成(m+n)位乘積[pm+n-1pm+n-2pm+n-3…P2P1P0]。所用到的算法是直接交叉乘積的和(sum-of-cross-products)方法。部分乘積的位列(ajbj)與有效位(bit significance)i和j的和相對應(yīng)，從而，例如，部分乘積(am-2b1)在(m-2)+1＝(m-1)的最終乘積中具有有效位，并出現(xiàn)對于Pm-1的位列中。將具有相同有效位的部分乘積的每個列相加，同時將進位轉(zhuǎn)移到下一個更高有效位的列。在圖7中，m位被乘數(shù)[am-1am-2…a2a1a0]表示數(shù)字{-(am-1)2m-1+(am-2)2m-2+…+(a2)22+(a1)21+(a0)20}，同樣[bn-1…b2b1b0]表示數(shù){-(bn-1)2n-1+…+(b2)22+(b1)21+(b0)20}。注意，在最高有效位位置的減小。Baugh-Wooley算法產(chǎn)生交叉乘積，其中每行(除了最后行之外)的最高有效位(MSB)部分乘積具有來自倒相乘數(shù)

)的一個輸入，最后行的部分乘積，除了MSB部分乘積，具有來自倒相被乘數(shù)

的一個輸入，和分別在比特位m-1、n-1、m+n-2、m+n-2和m+n-1上添加附加項am-1，bn-1，am-1，bn-1和1。然而，實踐中，實際上不把“1”加到比特位置m+n-2。而是，將來自半加器2C1的進位倒相，并饋送到在主級MS3的比特位置33中的半加器H。還將來自半加器2C1的進位連接到主級MS3的和輸出的比特位置34。這種實施細節(jié)避免必須在層次結(jié)構(gòu)中提供常數(shù)。再次，將具有相同有效位的部分乘積列相加，同時將進位傳遞到下一個更高有效位列。所得結(jié)果的乘積仍是以2的補碼標記。在圖5中，由于m＝n＝17，向在位列16和32中的半加器2C0和2C1和在位列33中的主級MS3的半加器(H)提供加法項。
在圖3中沒有示出向量歸并加法器最后相加由圖中所示的結(jié)構(gòu)產(chǎn)生的和字和進位字。該向量歸并加法器是實質(zhì)上等同于在現(xiàn)有技術(shù)中找到的那些。幾種變通方法是可行的進位脈動、超前進位、進位選擇，等等。還沒有示出的是用于將累加器位值加入集成乘法器-連接器電路的任何附加加法器行，或者在向量歸并加法器之前或之后。再者，這正如在現(xiàn)有技術(shù)中所發(fā)現(xiàn)的那樣。最后，關(guān)于圖1-4，結(jié)構(gòu)不必以全加器行開始。是否使用全加器依賴于手頭的乘法器電路的尺寸。例如，如圖5所示的本發(fā)明的實施例示出17×17乘法器，還需要一個起始全加器行，如圖3和4所反映的那樣。
參照圖8-11，示出各種可行的4至2壓縮器電路。這些代替了連續(xù)全加器對，但是只有大約1.5個全加器的延遲。延遲減小提高了運算速度，但是當嘗試構(gòu)成平衡乘法器結(jié)構(gòu)時必須特別小心。這些壓縮器還已知為5至3壓縮器，因為有兩個附加進位項Cin和Cout。然而，由于這些附加進位項正常情況下連接在相同行或級中的鄰近單元，而且一般不從前一級接收他們或者進位到后一級，所以通常不計數(shù)它們，因而不是常規(guī)設(shè)計的4至2壓縮器。
在圖8中的壓縮器電路如由G.Goto等人在固態(tài)電路的IEEE討論會中(卷27，第9號，第1229-1235頁，1992年9月)教導(dǎo)的那樣。這是為所有4個輸入I1-I4實質(zhì)上同時到達時所設(shè)計的對稱壓縮器電路。由壓縮器執(zhí)行的邏輯是Cout＝I1*I2+I3*I4；C＝～{[～(I1^I2)+～(I3^I4)]*[～(I1*I2)+～(I3*I4]}+Cin(I1^I2^I3^I4)}；S＝[(I1^I2)^(I3^I4)]^Cin；
其中，～、+、^和*分別表示邏輯運算非、或、異或和與。為了比較不同電路，我們假設(shè)單元延遲，其中對于一個反相門的1個單元的延遲、對于非反相門的2單元的延遲和對于異或門或異或非(NXOR)門的2單元的延遲。在圖中的數(shù)字表示在每個門的輸出處的延遲。為了產(chǎn)生Cout，要取2單元延遲。在相同級中的下一個較高階有效位的鄰近單元中向Cin提供Cout。為了產(chǎn)生和項S和進位項C，要取6單元延遲。
在圖9-11中的電路是全新的。在設(shè)計那些電路時要遵循幾條法則。對于和輸出S的編碼是唯一的。S通常是5個輸入位I1-I4和Cin的一致校驗位。特別是，如果在5個輸入位中的1的數(shù)量是奇數(shù)，那么S是1；否則S為0。對于進位輸出Cout和C的編碼不是唯一的，這在設(shè)計中提供了靈活性。這些進位輸出表示在輸入模式中存在兩個或更多的1。如果在輸入中存在兩個或更多1，那么在進位輸出中有一個或僅有一個1(C或Cout)，而且其他進位輸出將為0。遵循該規(guī)則的任何組合都是有效的組合，它將導(dǎo)致壓縮器的正確操作。在最優(yōu)化電路時所要遵循的另一條規(guī)則是使Cout獨立于Cin。因此，對于Cout的位的分配應(yīng)與對于等于0或1的Cin的分配相同。這是因為速度的原因，來避免通過波動傳送(rippling through)位位置，因為Cin來自下一個較低有效位和在分級中的相同等級的位位置。圖8的壓縮器只是這些規(guī)則的一個特定例子。
在圖9和10中，壓縮器邏輯是Cout＝[(I1+I2)*(I3+I4)]+(I1*I2)+(I3*I4)；C＝(I1*I2*I3*I4)+[Cin*(I1^I2^I3^I4)]；S＝[(I1^I2)^(I3^I4)]^Cin在圖9本邏輯的實施過程中，產(chǎn)生Cout取2單元延遲，同時產(chǎn)生和，而且進位項S和C都取6單元延遲。有從輸入I1-I4到主輸出S和C的相等延遲。換句話說，與圖8的壓縮器相同，在圖9中的電路也是對稱的。
在圖10中的壓縮器是非對稱形式的。該形式具有來自輸入I1的更短延遲，其次來自輸入I2，然后來自輸入I3和I4，以產(chǎn)生Cout(而且C結(jié)束，這依賴于來自類似鄰近電路的Cout的Cin)。同樣，進位輸出C稍快于和輸出S，達1單元延遲(5對6個單元)。當不能同時獲得所有輸入時，這種非對稱形式是較佳的。于是，可以在較短延遲輸入I1和I2上提供最慢到達信號，同時可以向較長延遲輸入I3和I4提供隨即到達信號。在圖5中，這樣的非對稱壓縮器可用于子陣列級SA31，其中在部分和從級SA30達到之前產(chǎn)生乘積項。在圖3和4的結(jié)構(gòu)中，其中首先設(shè)置全加器級SA0，子陣列CSA2、CSA3、CSA4的壓縮器級SA1、SA2和SA3最好是非對稱的?？梢跃C合其他非對稱電路，這依賴于設(shè)計者可獲得的邏輯單元。
在圖11中，壓縮器電路實施下列邏輯Cout＝(I1+I2)*(I3+I4)；C＝[(I1*I2)*～(I3^I4)]+[～(I1^I2)*(I3*I4)]+Cin*(I1^I2^I3^I4)；S＝[(I1^I2)^(I3^I4)]^Cin正如圖8和9的壓縮器，它相對于輸入I1-I4是對稱的。然而，如圖10所示，它提供稍快于和輸出S達1單元延遲的進位輸出C(5對6單元)。
下面表格通過比較概括了本發(fā)明相對于現(xiàn)有技術(shù)的優(yōu)點。注意，將延遲表達為全加器延遲(FA)。層次結(jié)構(gòu) 布局 傳播路徑 延遲量級17×17延遲進位尺寸陣列 規(guī)則 不平衡(脈動) O(N)15FA樹 不規(guī)則 固有平衡 O(logN) 6FA帶有壓縮器的樹 不規(guī)則 固有平衡 O(logN) 4.5FAHekstra 規(guī)則 通過構(gòu)造平衡

7FA本發(fā)明 規(guī)則 通過構(gòu)造平衡

5.5FA本發(fā)明具有其布局是規(guī)則的和它的操作相對較快(5.5全加器延遲)，于是將陣列層次結(jié)構(gòu)和樹層次結(jié)構(gòu)的有利特征結(jié)合起來。另一個優(yōu)點在于除了在它的主陣列級之間連接之外，所有連接是本地的，從而只需在布局中提供兩個信號軌跡，無論它的量級有多大。這是它的規(guī)則形的一個方面，因而它的電路面積很小。通過對比，當將它們定標為更大尺寸時，樹層次結(jié)構(gòu)需要越來越多的路由選擇軌跡。
雖然本發(fā)明如同Hekstra層次結(jié)構(gòu)在它傳播路徑中具有平衡的延遲，但是它們不如樹層次結(jié)構(gòu)那樣是固有平衡的，但是只通過適當?shù)剡x擇子陣列尺寸構(gòu)成來達到平衡。因此，當圖8-11的壓縮器電路加如入到本發(fā)明層次結(jié)構(gòu)時，需要特殊關(guān)注來保證保持該平衡。特別是，已構(gòu)成通過任一子陣列和主陣列的每個信號路徑，從而它呈現(xiàn)與所有其他信號路徑相同數(shù)量的壓縮器電路。饋送到主加法器陣列的連續(xù)級中的每個連續(xù)陣列比前子陣列多一個附加壓縮器。一個全加器可以(任選地)出現(xiàn)在每個子陣列路徑中，如圖3-5所示。如果以全加器作為子陣列之首，那么在該子陣列的剩余部分中的任何壓縮器都應(yīng)是非對稱型的。如果全加器是在饋送到主陣列之前的子陣列的最后元件，那么第一壓縮器電路可以是對稱型的。所有主陣列壓縮器是對稱型的。通過這種仔細構(gòu)成，可使寄生過渡最小。(當需要處理剩余不平衡時，可以添加附加延遲元件，如由T.Sakuta等人在上面提到的論文中所教導(dǎo)的那樣。)此外，通過增加主陣列級和相應(yīng)子陣列的數(shù)量，可以定標本發(fā)明的層次結(jié)構(gòu)。例如，可通過4個主加法器級實施32×32乘數(shù)，而且在子陣列中沒有全加器級(即，只有壓縮器)。它具有僅7.5個全加器的傳播延遲。可通過6個主激發(fā)器級和僅11.5個全加器的延遲實施61×61乘數(shù)(仍然快于17×17陣列層次結(jié)構(gòu))，其中子陣列CSA0和CSA1包括全加器，其后緊跟著壓縮器，而且每個連續(xù)子陣列添加一個附加壓縮器。圖12和13以與圖3相同的方法，分別示出這些結(jié)構(gòu)。最后應(yīng)注意，可見可容易地修改圖13的結(jié)構(gòu)來實現(xiàn)58×58乘數(shù)。通過除去全加器F行可以完成這。所得的58×58乘數(shù)具有延遲10.5全加器。
權(quán)利要求
1.一種乘法電路，其特征在于，包括接收M位被乘數(shù)和N位乘數(shù)，產(chǎn)生N個M位部分乘積的裝置，其中M和N是大于8的整數(shù)，具有有效位的每個部分乘積的每一位與(M+N)位乘積的指定位相對應(yīng)；和加法裝置，用于相加所述N個M位部分乘積，從而將具有相同的有效位的所述部分乘積位加起來，其中將所述加法裝置組織成層次結(jié)構(gòu)，它的特征在于，形成部分和的多個子陣列和相加所述部分和的多級主陣列，所述層次結(jié)構(gòu)具有非對稱但是延遲平衡的分支層次結(jié)構(gòu)，其中第一主陣列級接收來自兩個子陣列的部分和，每個后來的主陣列級接收來自一個前主陣列級的部分和以及僅有一個相應(yīng)子陣列，對于每個后來主陣列的子陣列連續(xù)大于對于前一主陣列的子陣列，以為向每個主陣列級提供的部分和保持平衡傳播延遲，至少一個子陣列其中包括4至2壓縮器電路，和向量歸并加法器，接收多位和字和多位進位字，它們一起表示來自所述加法裝置的最后主陣列級的部分和，所述向量歸并加法器總加所述字和進位字，來產(chǎn)生所述(M+N)位乘積。
2.如權(quán)利要求1所述的乘法電路，其特征在于，與所有其他信號傳播路徑相比，來自第一級子陣列通過該陣列陣列的每一級到所述主陣列級并通過所述主陣列的后來各級的每個信號傳播路徑具有相等數(shù)量的壓縮器電路。
3.如權(quán)利要求1所述的乘法電路，其特征在于，子陣列級的每個單元和主陣列級的每個單元包括壓縮器電路，其中所述單元接收總共四個部分乘積輸入并產(chǎn)生和項和進位項。
4.如權(quán)利要求1所述的乘法電路，其特征在于，子陣列級的每個單元和主陣列級的每個單元包括順序排列的全加器和半加器，其中所述單元接收總共三個部分乘積輸入并產(chǎn)生和項和進位項。
5.如權(quán)利要求1所述的乘法電路，其特征在于，所述被乘數(shù)和乘數(shù)是用無符號二進制記數(shù)法，用于形成部分乘積的所述裝置產(chǎn)生所述M位被乘數(shù)與所述N位乘數(shù)的交叉乘積。
6.如權(quán)利要求1所述的乘法電路，其特征在于，所述被乘數(shù)和所述乘數(shù)是2的補碼記數(shù)法，用于形成部分乘積的所述裝置根據(jù)Baugh-Wooley的算法產(chǎn)生交叉乘積。
7.如權(quán)利要求1所述的乘法電路，其特征在于，線性地布局所述加法裝置，其中所述第一主陣列級緊跟著所述兩個子陣列，該第一主陣列級接收來自所述兩個子陣列的部分和，將任一子陣列的所有級組合起來，而且在該第一主陣列級之后的每個主陣列級緊跟著與所述主陣列級相對應(yīng)的所述子陣列的所述級，從而所有信號傳播路徑是本地，除了在連續(xù)主陣列級之間的路徑，而且每個子陣列級僅要求兩個交叉信號傳播路徑的軌跡。
8.如權(quán)利要求1所述的乘法電路，其特征在于，至少一個所述壓縮器電路包括第一信號輸入、第二信號輸入、第三信號輸入、第四信號輸入和進位輸入；第一邏輯門包括一個2-輸入與非門，所述與非門的所述兩個輸入與所述第一和第二信號輸入相連；第二邏輯門包括一個2-輸入與非門，所述與非門的所述兩個輸入與所述第三和第四信號輸入相連；第三邏輯門包括一個2-輸入或門，所述或門的所述兩個輸入是反相輸入并連到所述第一和第二邏輯門的輸出，所述第三邏輯門提供第一進位輸出；第四邏輯門包括饋送到一個2-輸入與非門的一個輸入的一個2-輸入或門，所述與非門的第二輸入連到所述第一邏輯門的所述輸出，所述或門的所述兩個輸入連到所述第一和第二信號輸入；第五邏輯門包括饋送到一個2-輸入與非門的一個輸入的一個2-輸入或門，所述與非門的第二輸入連到所述第二邏輯門的所述輸出，所述或門的所述兩個輸入連到所述第三和第四信號輸入；第六邏輯門包括饋送到一個2-輸入與非門的各輸入的第一和第二2-輸入或門，所述第一或門的所述兩個輸入連到所述第一和第二邏輯門的所述輸出，所述第二或門的所述兩個輸入連到所述第四和第五邏輯門的輸出；第七邏輯門包括一個2-輸入異或門，所述異或門的所述兩個輸入連到所述第四和第五邏輯門的所述輸出；第八邏輯門包括饋送到一個2-輸入或門的一個輸入的一個2-輸入與門，所述或門的第二輸入連到所述第六邏輯門的輸出，所述非與門的所述兩個輸入連到所述進位輸入和所述第七邏輯門的輸出，所述第八邏輯門提供第二進位輸出和第九邏輯門包括一個2-輸入異或門，所述異或門的所述兩個輸入連到所述進位輸入和所述第七邏輯門的所述輸出，所述第九邏輯門提供和輸出。
9.如權(quán)利要求1所述的乘法電路，其特征在于，至少一個所述壓縮器包括第一信號輸入、第二信號輸入、第三信號輸入、第四信號輸入和進位輸入；第一邏輯門包括一個2-輸入或非門，所述或非門的所述兩個輸入連到所述第一和第二信號輸入；第二邏輯門包括一個2-輸入或非門，所述或非門的所述兩個輸入連到所述第三和第四信號輸入；第三邏輯門包括一個2-輸入與非門，所述與非門的所述兩個輸入連到所述第一和所述第二信號輸入；第四邏輯門包括一個2-輸入與非門，所述與非門的所述兩個輸入連到所述第三和所述第四信號輸入；第五邏輯門包括一個2-輸入或非門，所述或非門的所述兩個輸入連到所述第一和所述第二邏輯門的輸出；第六邏輯門包括一個2-輸入或非門，所述或非門的所述兩個輸入連到所述第三和第四邏輯門的輸出；第七邏輯門包括一個2-輸入或非門，所述或非門的所述兩個輸入連到所述第五和第六邏輯門的輸出，所述第七邏輯門提供第一進位輸出；第八邏輯門包括一個2-輸入或非門，所述或非門的所述兩個輸入連到所述第三和第四邏輯門的所述輸出；第九邏輯門包括饋送到一個2-輸入與非門的一個輸入的一個2-輸入或門，所述與非門的第二輸入連到所述第三邏輯門的所述輸出，所述或門的所述兩個輸入連到所述第一和第二信號輸入；第十邏輯門包括饋送到一個2-輸入與非門的一個輸入的一個2-輸入或門，所述與非門的第二輸入連到所述第四邏輯門的所述輸出，所述或門的所述兩個輸入連到所述第三和第四信號輸入；第十一邏輯門包括一個2-輸入異或門，所述異或門的所述兩個輸入連到所述第九和第十邏輯門的輸出；第十二邏輯門包括饋送到一個2-輸入或門的一個輸入的一個2-輸入與門，所述或門的第二輸入連到所述第八邏輯門的輸出，所述與門的所述兩個輸入連到所述進位輸入和所述第十一邏輯門的一個輸出，所述第十二邏輯門提供第二進位輸出；和第十三邏輯門包括一個2-輸入異或門，所述異或門的所述兩個輸入連到所述進位輸入和所述第十一邏輯門的所述輸出，所述第十三邏輯門提供和輸出。
10.如權(quán)利要求1所述的乘法電路，其特征在于，至少一個所述壓縮器電路包括第一信號輸入、第二信號輸入、第三信號輸入、第四信號輸入和進位輸入；第一邏輯門包括饋送到一個2-輸入與非門的一個輸入端的一個3-輸入或門，所述與非門的第二輸入連到所述第一信號輸入，所述或門的所述三個輸入連到所述第二、第三和第四信號輸入；第二邏輯門包括饋送到一個2-輸入與非門的一個輸入的一個2-輸入或門，所述與非門的第二輸入連到所述第二信號輸入，所述或門的所述兩個輸入連到所述第三和第四信號輸入；第三邏輯門包括一個2-輸入與非門，所述與非門的所述兩個輸入連到所述第三和第四信號輸入；第四邏輯門包括一個3-輸入與非門，所述與非門的所述三個輸入連到所述第一、第二和第三邏輯門的輸出，所述第四邏輯門提供第一進位輸出；第五邏輯門包括一個4-輸入與非門，所述與非門的所述四個輸入連到所述第一、第二、第三和第四信號輸入；第六邏輯門包括一個2-輸入異或門，所述異或門的所述兩個輸入連到所述第一和第二信號輸入；第七邏輯門包括一個2-輸入異或門，所述異或門的所述兩個輸入連到所述第三和第四信號輸入；第八邏輯門包括一個2-輸入異或非門(XNOR)，所述異或非門的所述兩個輸入連到所述第六和第七邏輯門的輸出；反相器連到所述進位輸入；第九邏輯門包括饋送到一個2-輸入與非門的第一輸入的一個2-輸入或門，所述與非門的第二輸入連到所述第五邏輯門的輸出，所述或門的所述兩個輸入連到所述第八邏輯門和所述反相器的輸出，所述第九邏輯門提供第二進位輸出；和第十邏輯門包括一個2-輸入異或門，所述異或門的所述兩個輸入連到所述第八邏輯門和所述反相器的所述輸出，所述第十邏輯門提供和輸出。
11.如權(quán)利要求1所述的乘法電路，其特征在于，至少一個所述壓縮器電路包括第一信號輸入、第二信號輸入、第三信號輸入、第四信號輸入和進位輸入；第一邏輯門包括一個2-輸入或非門，所述或非門的所述兩個輸入連到所述第一和第二信號輸入；第二邏輯門包括一個2-輸入或非門，所述或非門的所述兩個輸入連到所述第三和第四信號輸入；第三邏輯門包括一個2-輸入或非門，所述或非門的所述兩個輸入連到所述第一和第二邏輯門的輸出，所述第三邏輯門提供第一進位輸出；第四邏輯門包括一個2輸入異或非門，所述異或非門的所述兩個輸入連到所述第一和第二信號輸入；第五邏輯門包括一個2-輸入異或非門，所述異或非門的所述兩個輸入連到所述第三和第四信號輸入；第六邏輯門包括一個3-輸入與非門，所述與非門的所述三個輸入連到所述第一和第二信號輸入和所述第五邏輯門的輸出；第七邏輯門包括一個3-輸入與非門，所述與非門的所述三個輸入連到所述第三和第四信號輸入和所述第四邏輯門的輸出；第八邏輯門包括一個2-輸入異或非門，所述異或非門的所述兩個輸入連到所述第四和第五邏輯門的所述輸出；反相器連到所述進位輸入；第九邏輯門包括饋送到一個3-輸入與非門的第一輸入的一個2-輸入或門，所述與非門的第二和第三輸入連到所述第六和第七邏輯門的輸出，所述或門的所述兩個輸入連到所述第八邏輯門和所述反相器的輸出，所述第九邏輯門提供第二進位輸出；和第十邏輯門包括一個2-輸入異或門，所述異或門的所述兩個輸入連到所述第八邏輯門和所述反相器的所述輸出，所述第十邏輯門提供和輸出。
12.如權(quán)利要求1所述的乘法電路，其特征在于，至少一個所述壓縮器電路包括多個輸入，包括第一信號輸入、第二信號輸入、第三信號輸入、第四信號輸入和進位輸入；和多個輸出，包括第一進位輸出、第二進位輸出和和輸出；所述至少一個所述壓縮器電路的特征在于如果在所述多個輸入中1的數(shù)量是奇數(shù)，那么將所述和輸出設(shè)為1，否則將所述和輸出設(shè)為0；所述至少一個所述壓縮器電路的特征還在于如果在所述多個輸入中的1的數(shù)量是2或3，那么把一個和只把一個所述第一和第二進位輸出設(shè)為1；所述至少一個所述壓縮器電路的特征還在于如果在所述多個輸入中的1的數(shù)量是4或5，那么把所述第一和所述第二進位輸出設(shè)為1。
13.如權(quán)利要求12所述的乘法電路，其特征在于，所述至少一個所述壓縮器電路的特征還在于獨立于所述進位輸入確定一個所述進位輸出。
14.一種乘法電路，其特征在于，包括接收M位被乘數(shù)和N位乘數(shù)，用來從中形成部分乘積項的裝置，每個乘法乘積項與(M+N)位乘積的指定位相對應(yīng)；和對于每個乘積位，加法裝置，用于將與該乘積位相對應(yīng)的所有部分乘積項與由對于所述下一個較低有效乘積位的所述加法裝置產(chǎn)生的任何進位項相加，每個所述加法裝置產(chǎn)生形成所述乘積位的和和要傳遞到對于所述下一個更高有效乘積位的一個或多個進位項，其中，將每個所述加法裝置組織成層次結(jié)構(gòu)，其特征在于，多個加法級形成部分和，將所述加法級組織成多個連續(xù)子陣列加法器鏈和單個連續(xù)主陣列加法器鏈，在所述主陣列加法器鏈中的第一級是連到兩個子陣列加法器鏈的加法器來從中接收部分和，在所述第一級之后的所述主陣列加法器鏈中的每一級連到所述主陣列加法器鏈的后一級以及一個和只有一個子陣列加法器鏈，其中在所述主陣列加法器鏈中的每個加法級是4至2壓縮加法器電路，下面稱為‘壓縮器’，連到所述主陣列的所述第一級的所述兩個子陣列加法器鏈在那些鏈中的每種加法器數(shù)量是相等的，連到所述主陣列的以下級的每個子陣列加法器鏈與連到所述主陣列的前一軌跡的子陣列加法器鏈在該鏈中每種加法器的數(shù)量方面是相等，除了比所述前一鏈多一個壓縮器之外，從而通過所述子陣列加法器鏈和所述主陣列的每個信號傳播路徑具有平衡的延遲，和在所述加法裝置之后，向量歸并加法器，對于每個乘積位接收來自所述加法裝置的多位和字和多位進位字，所述向量歸并加法器將所述和字的相同有效位的相應(yīng)位與所述進位字相加來形成所述(M+N)位乘積。
15.如權(quán)利要求13所述的乘法電路，其特征在于，還包括對于所述乘積的至少每一位的累加器加法器行。
16.如權(quán)利要求15所述的乘法電路，其特征在于，所述累加器加法器位于所述加法裝置和所述向量歸并加法器之間。
17.如權(quán)利要求14所述的乘法電路，其特征在于，所述被乘數(shù)和乘數(shù)是用無符號的二進制記數(shù)法，用于形成部分乘積項的所述裝置根據(jù)所述M位被乘數(shù)和所述N位乘數(shù)產(chǎn)生M×N交叉乘積。
18.如權(quán)利要求14所述的乘法電路，其特征在于，所述被乘數(shù)和乘數(shù)是用2的補碼記數(shù)法，用于形成部分乘積項的所述裝置根據(jù)所述Baugh-Wooley算法產(chǎn)生所述項。
19.如權(quán)利要求14所述的乘法電路，其特征在于，在除了第一級之外的所述子陣列加法器鏈的級中的壓縮器是非對稱壓縮器，其中到所述壓縮器的兩個輸入的傳播速度要比到所述壓縮器的和以及進位輸出的兩個其他輸入要慢。
20.如權(quán)利要求14所述的乘法電路，其特征在于，在所述主加法陣列中的所述壓縮器和在任一子陣列加法器鏈的第一級中的任何壓縮器是對稱壓縮器，其中到所述壓縮器的4個輸入傳播速度基本上與所述壓縮器的和以及進位輸出相等。
全文摘要
根據(jù)本發(fā)明的乘法器層次結(jié)構(gòu)(圖5)提供增加的運算速度,而且保持它的結(jié)構(gòu)的規(guī)則性(圖3,12或13),以當放到到硅片上時獲得小的平面布置圖(圖4)。通過以保持在經(jīng)過加法級(SA,MS)的多個傳播路徑之間的信號延遲平衡的方法來用壓縮器電路(C;圖8—11)代替多個全加器電路(F),可以改善Hekstra型乘法器。結(jié)果是一種具有大大有利于其在硅片上實施的規(guī)則布局的層次結(jié)構(gòu)。
文檔編號G06F7/53GK1278341SQ98810676
公開日2000年12月27日 申請日期1998年10月22日 優(yōu)先權(quán)日1997年10月28日
發(fā)明者英格麗·威爾鮑韋德 申請人:愛特梅爾股份有限公司