專(zhuān)利名稱(chēng)：內(nèi)裝輸出信號(hào)定時(shí)調(diào)節(jié)器的半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，具體地說(shuō)，涉及帶有內(nèi)裝輸出信號(hào)定時(shí)調(diào)節(jié)器的半導(dǎo)體集成電路器件。
微處理機(jī)是數(shù)據(jù)處理系統(tǒng)的一個(gè)基本組成部分，并以系統(tǒng)時(shí)鐘為基準(zhǔn)同步地與系統(tǒng)其它部分進(jìn)行通信。系統(tǒng)時(shí)鐘越來(lái)越快。微處理機(jī)要與100MHz至300MHz的系統(tǒng)時(shí)鐘同步操作。在這種情況下，脈沖周期僅為3毫微秒至10毫微秒。系統(tǒng)組成部分被要求響應(yīng)高速系統(tǒng)時(shí)鐘。
在系統(tǒng)元件中，邏輯門(mén)是重要的電路元件，電信號(hào)經(jīng)過(guò)邏輯門(mén)被傳送。但是，各個(gè)成品之間的信號(hào)傳送速度不恒定的，因?yàn)閺S家并不能?chē)?yán)格地調(diào)整晶體管元件和晶體管特性的量度，例如對(duì)不同目標(biāo)值的電流驅(qū)動(dòng)能力。另外，被驅(qū)動(dòng)的負(fù)載量，環(huán)境溫度和電源電壓也不是恒定的。如果到一個(gè)輸出電路的信號(hào)傳送速度嚴(yán)重地不同，另一系統(tǒng)元件與該系統(tǒng)元件之間的通信就會(huì)失敗。信號(hào)傳送速度的差別可能引起邏輯操作中的二進(jìn)制值不同。
高速系統(tǒng)時(shí)鐘僅僅為系統(tǒng)元件提供很窄的時(shí)限，廠家在設(shè)計(jì)系統(tǒng)元件時(shí)，盡力在窄的時(shí)限內(nèi)在輸出引線上置放多位數(shù)字輸出信號(hào)。換句話說(shuō)，廠家設(shè)計(jì)系統(tǒng)元件滿(mǎn)足對(duì)應(yīng)于系統(tǒng)時(shí)鐘的最小延遲時(shí)間和最大延遲時(shí)間。如果一個(gè)系統(tǒng)元件在該窄的時(shí)限之前接入多位數(shù)字輸出信號(hào)，另一個(gè)系統(tǒng)元件就會(huì)取下一個(gè)輸出信號(hào)。另一方面，如果一個(gè)系統(tǒng)元件延遲輸出信號(hào)，另一個(gè)系統(tǒng)元件就會(huì)兩次取前一個(gè)輸出信號(hào)。
系統(tǒng)元件的電路元件是按比例縮小的，設(shè)計(jì)規(guī)則變成是分離的。如果在一塊半導(dǎo)體晶片上制作系統(tǒng)元件時(shí)，工藝參數(shù)波動(dòng)，電路元件就會(huì)受工藝參數(shù)的嚴(yán)重影響，電性能就可能偏離目標(biāo)性能。
為了保護(hù)產(chǎn)品質(zhì)量，廠家在發(fā)貨給用戶(hù)之前，檢查成品的信號(hào)延遲是否落在最小延遲時(shí)間和最大延遲時(shí)間之間的范圍內(nèi)。如果成品不滿(mǎn)足設(shè)計(jì)規(guī)格，廠家就視其為廢品而舍棄。這種無(wú)效成品增加了生產(chǎn)成本，是廠家所不希望的，但是，由于高速系統(tǒng)時(shí)鐘，輸出特性的設(shè)計(jì)規(guī)格是大為不同的。廠家認(rèn)為對(duì)輸出特性的設(shè)計(jì)規(guī)格不容易實(shí)現(xiàn)。
事實(shí)上，廠家設(shè)想，通過(guò)工藝的改進(jìn)，所要求的輸出特性也幾乎是不能達(dá)到的。如果制作工藝不可避免地會(huì)在半導(dǎo)體集成電路器件中引起10毫微秒量級(jí)的分散度，那么，在系統(tǒng)時(shí)鐘頻率為10MHz的情況下，這種分離度還是可以忽略的，因?yàn)橄到y(tǒng)時(shí)鐘為半導(dǎo)體器件提供100毫微秒。但是，如果系統(tǒng)時(shí)鐘頻率增加到100MHz，這種分散度就和系統(tǒng)時(shí)鐘的脈沖周期，即10毫微秒一樣了，廠家就不能用該制作工藝制作半導(dǎo)體集成電路器件。
日本專(zhuān)利特開(kāi)平NO.9-181580提出利用可變延遲電路控制延遲時(shí)間。
該可變延遲電路包括一系列延遲單元，這些延遲單元分別具有與門(mén)?？刂菩盘?hào)分別地提供到這些與門(mén)，并使所選擇的與門(mén)向下一延遲單元傳送電信號(hào)。
在裝在電子系統(tǒng)的電路板上之前，該已有技術(shù)可變延遲電路被調(diào)節(jié)到一目標(biāo)延遲時(shí)間。首先，操作員將測(cè)試器連接至延遲單元的輸出節(jié)點(diǎn)，測(cè)量每個(gè)輸出節(jié)點(diǎn)的延遲時(shí)間。然后，操作員選擇適合所要求的延遲時(shí)間的輸出節(jié)點(diǎn)，在所選的節(jié)點(diǎn)之后的延遲單元被停用，不傳送信號(hào)。
即使由于工藝參數(shù)的波動(dòng)而導(dǎo)致晶體管特性的波動(dòng)，這種波動(dòng)僅迫使廠家改變適當(dāng)?shù)妮敵龉?jié)點(diǎn)，從一個(gè)延遲單元改變?yōu)榱硪粋€(gè)延遲單元，廠家不論什么時(shí)候總能將現(xiàn)有技術(shù)延遲電路調(diào)整到目標(biāo)延遲時(shí)間。但是，在日本專(zhuān)利特開(kāi)平中披露的現(xiàn)有技術(shù)半導(dǎo)體集成電路會(huì)碰到生產(chǎn)成本的問(wèn)題。
測(cè)試器被期望能精確地測(cè)量延遲時(shí)間。如前所述，系統(tǒng)時(shí)鐘確定了一個(gè)極短的脈沖周期。因此，調(diào)節(jié)工作要求一種高精度測(cè)試器。這種高精度測(cè)試器是很昂貴的。另外，僅僅是特定種類(lèi)的測(cè)試器適用于現(xiàn)有技術(shù)延遲電路。其它種類(lèi)測(cè)試器不能與現(xiàn)有技術(shù)延遲電路的探頭連接。制造廠家需要配備專(zhuān)門(mén)種類(lèi)的測(cè)試器。昂貴的測(cè)試器使生產(chǎn)成本上升。
高生產(chǎn)成本的另一個(gè)因素是調(diào)節(jié)工作的復(fù)雜性。調(diào)節(jié)工作耗費(fèi)大量時(shí)間和勞力，增加了生產(chǎn)成本。
高生產(chǎn)成本還有一個(gè)因素是由于繁重的調(diào)節(jié)工作而導(dǎo)致低產(chǎn)出。制造廠家為了將延遲時(shí)間調(diào)節(jié)到目標(biāo)值，在裝上電路板之前要測(cè)量延遲時(shí)間。但是，調(diào)節(jié)工作常常是在不同于電路板實(shí)用環(huán)境的測(cè)試環(huán)境下進(jìn)行。不同的環(huán)境例如溫度會(huì)影響晶體管的特性。如果測(cè)試環(huán)境和實(shí)用環(huán)境的差別很小，現(xiàn)有技術(shù)延遲電路產(chǎn)生的實(shí)際延遲時(shí)間可以近似地等于進(jìn)行調(diào)節(jié)工作時(shí)的延遲時(shí)間。如果這種差別不可忽略，那么，現(xiàn)有技術(shù)延遲電路會(huì)引起電子系統(tǒng)的故障。這意味著需要有裕量。為此，制造廠家對(duì)現(xiàn)有技術(shù)延遲電路規(guī)定嚴(yán)格的特性，嚴(yán)格的特性，使產(chǎn)出變低。低的產(chǎn)出導(dǎo)致高的生產(chǎn)成本。
因此，本發(fā)明的一個(gè)重要目的是提供一種半導(dǎo)體集成電路器件，它的延遲電路被調(diào)節(jié)為目標(biāo)延遲時(shí)間，而不需要在與電子系統(tǒng)電路板的實(shí)用環(huán)境相同環(huán)境下使用的昂貴的測(cè)試器。
為了實(shí)現(xiàn)這個(gè)目的，本發(fā)明提出內(nèi)部地產(chǎn)生一個(gè)自系統(tǒng)時(shí)鐘按預(yù)定的延遲時(shí)間延遲的輸出定時(shí)延遲。
根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體集成電路器件，其包括一個(gè)對(duì)輸出信號(hào)提供輸出定時(shí)的定時(shí)調(diào)節(jié)器，該定時(shí)調(diào)節(jié)器包括一個(gè)被提供有基準(zhǔn)時(shí)鐘信號(hào)的延遲信號(hào)產(chǎn)生器，并產(chǎn)生從基準(zhǔn)時(shí)鐘信號(hào)按預(yù)定時(shí)間延遲的延遲時(shí)鐘信號(hào)，以及一個(gè)與延遲信號(hào)產(chǎn)生器連接的輸出定時(shí)產(chǎn)生器，并在延遲時(shí)鐘信號(hào)和輸出信號(hào)之間補(bǔ)充一個(gè)時(shí)間引出線，以便在輸出時(shí)限將輸出信號(hào)輸出。
通過(guò)下面結(jié)合附圖所作的描述，對(duì)半導(dǎo)體集成電路器件的特征和優(yōu)點(diǎn)，將會(huì)有更清晰的了解。


圖1是表示根據(jù)本發(fā)明的半導(dǎo)體集成電路器件電路結(jié)構(gòu)的方塊圖；圖2是表示包含在構(gòu)成半導(dǎo)體集成電路一部分的定時(shí)調(diào)節(jié)器中的鎖相環(huán)電路結(jié)構(gòu)的方塊圖；圖3表示包含在定時(shí)調(diào)節(jié)器中的延遲電路的電路結(jié)構(gòu)的方塊圖；圖4是表示鎖相環(huán)和延遲電路的電路動(dòng)作時(shí)序圖；圖5是表示包含在定時(shí)調(diào)節(jié)器中的另一個(gè)鎖相環(huán)的電路結(jié)構(gòu)方塊圖；圖6是表示定時(shí)調(diào)節(jié)器的電路動(dòng)作的時(shí)序圖；圖7是表示包含在根據(jù)本發(fā)明的另一個(gè)定時(shí)調(diào)節(jié)器中的鎖相環(huán)電路結(jié)構(gòu)的方塊圖；和圖8是表示包含在根據(jù)本發(fā)明的又一個(gè)定時(shí)調(diào)節(jié)器中的延遲電路的結(jié)構(gòu)方塊圖。
參看圖1，一個(gè)半導(dǎo)體集成電路器件在一塊半導(dǎo)體芯片上制作。半導(dǎo)體集成電路器件包括一個(gè)集成電路2和信號(hào)輸出端3a/3b/..../3n。集成電路1包括電子電路4，與電子電路4相連的多輸出電路5a/5b/..../5n-1和定時(shí)調(diào)節(jié)器6。電子電路4響應(yīng)輸入信號(hào)，產(chǎn)生輸出數(shù)據(jù)信號(hào)OUTa,OUTb,...OUTn-1。輸出數(shù)據(jù)信號(hào)OUTa,OUTb,…OUTn-1分別輸送到輸出電路5a/5b/..../5n-1，輸出電路5a/5b/..../5n-1以適當(dāng)?shù)妮敵鰰r(shí)序在信號(hào)輸出端3a/3b/..../3n-1產(chǎn)生輸出信號(hào)Sa/Sb/.../Sn-1。
輸出電路5a/5b/..../5n-1包括一個(gè)數(shù)據(jù)鎖存電路7a/7b/..../7n-1和一個(gè)輸出緩沖器9a/9b/..../9n-1。數(shù)據(jù)鎖存電路7a/7b/..../7n-1有一個(gè)與電子電路4相連接的輸入節(jié)點(diǎn)，一個(gè)被提供有系統(tǒng)時(shí)鐘CLK1的時(shí)鐘節(jié)點(diǎn)CLK，和一個(gè)連接到定時(shí)調(diào)節(jié)器6的輸出節(jié)點(diǎn)。數(shù)據(jù)鎖存電路7a/7b/..../7n-1響應(yīng)系統(tǒng)時(shí)鐘CLK1以便鎖存輸出數(shù)據(jù)信號(hào)OUTa,OUTb,...OUTn-1。數(shù)據(jù)鎖存電路7a/7b/..../7n-1把輸出信號(hào)OUTa,OUTb,...OUTn-1輸出到它的輸出節(jié)點(diǎn)上。輸出數(shù)據(jù)信號(hào)OUTa,OUTb,...OUTn-1通過(guò)定時(shí)調(diào)節(jié)器6輸送到數(shù)據(jù)緩沖器9a/9b/..../9n-1，數(shù)據(jù)緩沖器9a/9b/..../9n-1驅(qū)動(dòng)一個(gè)容性負(fù)載La/Lb/..../Ln-1，這個(gè)容性負(fù)載被耦合到帶有輸出信號(hào)Sa/Sb/..../Sn-1的輸出端3a/3b/..../3n-1。
定時(shí)調(diào)節(jié)器6包括鎖相環(huán)10，延遲電路11，鎖相環(huán)12，多同步鎖存電路13a/13b/..../13n-1，數(shù)據(jù)緩沖器9n和偽容性負(fù)載Ln。數(shù)據(jù)緩沖器9n分別與數(shù)據(jù)緩沖器9a/9b/..../9n-1的電路結(jié)構(gòu)類(lèi)似。數(shù)據(jù)緩沖器9n被連接到信號(hào)輸出端3n，偽容性負(fù)載Ln也能與信號(hào)輸出端3n連接。偽容性負(fù)載輸出端Ln可調(diào)節(jié)到容性負(fù)載La/Lb/..../Ln-1的幅值。
同步鎖存電路13a/13b/..../13n-1在電路結(jié)構(gòu)上互相類(lèi)似，它與數(shù)據(jù)鎖存電路7a/7b/..../7n-1是分別關(guān)聯(lián)的。同步鎖存電路13a/13b/..../13n-1分別連接在數(shù)據(jù)鎖存電路7a至7n-1和數(shù)據(jù)緩沖器9a至9n-1之間。同步鎖存電路13a/13b/..../13n-1有一個(gè)與數(shù)據(jù)鎖存電路7a/7b/..../7n-1的輸出節(jié)點(diǎn)相連的輸入節(jié)點(diǎn)，一個(gè)被提供有內(nèi)部同步時(shí)鐘信號(hào)CLK2的時(shí)鐘節(jié)點(diǎn)CLK，和一個(gè)與數(shù)據(jù)緩沖器9a/9b/..../9n-1的輸入節(jié)點(diǎn)相連的輸出節(jié)點(diǎn)。同步鎖存電路13a/13b/..../13n-1和同步鎖存電路13n響應(yīng)內(nèi)部同步時(shí)鐘信號(hào)CLK2同步地鎖存輸出數(shù)據(jù)信號(hào)OUTa,OUTb,...OUTn-1和一個(gè)偽數(shù)據(jù)信號(hào)DY1。同步鎖存電路13a到13n-1分別將輸出數(shù)據(jù)信號(hào)OUTa到OUTn-1輸出到它的輸出節(jié)點(diǎn)，并把它們分別提供給數(shù)據(jù)緩沖器9a至9n-1。同步鎖存電路13n把偽數(shù)據(jù)信號(hào)DY1送到它的輸出節(jié)點(diǎn)，與其它的同步鎖存電路13a至13n-1同時(shí)動(dòng)作，數(shù)據(jù)緩沖器9n從偽數(shù)據(jù)信號(hào)DY1產(chǎn)生偽輸出信號(hào)Sn，并將偽輸出信號(hào)Sn輸送到輸出端3n。
鎖相環(huán)10在圖2中詳細(xì)討論。鎖相環(huán)10包括相位比較器10a，低通濾波器10b，電壓控制振蕩器10c和分頻器10d。電壓控制振蕩器在圖2中縮寫(xiě)為“VCO”。相位比較器10a，低通濾波器10b，電壓控制振蕩器10c和分頻器10d形成一個(gè)環(huán)路，偽數(shù)據(jù)信號(hào)DY1和內(nèi)部時(shí)鐘信號(hào)CLK3分別從分頻器10d和電壓控制振蕩器10c取出來(lái)。
相位比較器10a有兩個(gè)輸入節(jié)點(diǎn)，時(shí)鐘信號(hào)CLK1和中間時(shí)鐘信號(hào)CLK4分別加到相位比較器10a的輸入節(jié)點(diǎn)。相位比較10a比較中間時(shí)鐘信號(hào)CLK4與系統(tǒng)時(shí)鐘信號(hào)CLK1，看中間時(shí)鐘CLK4是否和系統(tǒng)時(shí)鐘同步。如果中間時(shí)鐘信號(hào)CLK4相對(duì)于系統(tǒng)時(shí)鐘CLK1延遲或超前，則相位比較器10a產(chǎn)生一個(gè)表示增加或降低電壓控制振蕩器10c振蕩的控制電壓信號(hào)CTL1?？刂齐妷盒盘?hào)CTL1通過(guò)低通濾波器10b，而低通濾波器10b消除來(lái)自控制電壓信號(hào)CTL1的高頻噪聲。低通濾波器10b把控制電路信號(hào)CTL1的高頻噪聲濾除。低通濾波器10b把控制電壓信號(hào)CTL1輸送到電壓控制振蕩器10c的控制節(jié)點(diǎn)，電壓控制振蕩器10c將中間時(shí)鐘信號(hào)CLK3調(diào)整到與控制電壓信號(hào)CTL1幅度相對(duì)應(yīng)的頻率。當(dāng)分頻信號(hào)CLK4和系統(tǒng)時(shí)鐘CLK1同步時(shí)，中間時(shí)鐘信號(hào)CLK3則是系統(tǒng)時(shí)鐘CLK1的頻率的M倍。在現(xiàn)在這種情況下，M是8，中間時(shí)鐘信號(hào)CLK是系統(tǒng)時(shí)鐘CLK1的頻率的8倍。中間時(shí)鐘信號(hào)CLK3被送到延遲電路11的輸入節(jié)點(diǎn)和分頻器10d的輸入節(jié)點(diǎn)。
分頻器10d產(chǎn)生頻率不同的中間時(shí)鐘信號(hào)CLK4和偽數(shù)據(jù)信號(hào)DY1。中間時(shí)鐘信號(hào)CLK4的頻率是中間時(shí)鐘信號(hào)CLK3的頻率的1/N，分頻器10d將中間時(shí)鐘信號(hào)CLK4輸送到相位比較器10a。另一方面，偽數(shù)據(jù)信號(hào)DY1的脈沖周期是中間時(shí)鐘信號(hào)CLK4的脈沖周期的兩倍，并被輸送到同步鎖存電路13n的輸入節(jié)點(diǎn)。
圖3是延遲電路11的電路結(jié)構(gòu)。延遲電路11包括多個(gè)串聯(lián)的雙穩(wěn)觸發(fā)器電路11a/11b/11c，一個(gè)有三個(gè)輸入節(jié)點(diǎn)直接和間接地連接到雙穩(wěn)觸發(fā)器電路11a/11b/11c的輸出節(jié)點(diǎn)的AND(與)門(mén)11d，一個(gè)連接到AND(與)門(mén)11d輸入節(jié)點(diǎn)之一的反相器11e，一個(gè)連接到AND(與)門(mén)11e輸出節(jié)點(diǎn)的雙穩(wěn)觸發(fā)器電路11f。中間時(shí)鐘信號(hào)CLK3輸送到雙穩(wěn)觸發(fā)器電路11a的輸入節(jié)點(diǎn)，雙穩(wěn)觸發(fā)器電路11a響應(yīng)中間時(shí)鐘信號(hào)CLK3，其輸出信號(hào)Q1在高電平和低電平之間改變。輸出信號(hào)Q1輸送到下一個(gè)雙穩(wěn)觸發(fā)器電路11b的輸入節(jié)點(diǎn)，雙穩(wěn)觸發(fā)器電路11b響應(yīng)輸出信號(hào)Q1，其輸出信號(hào)Q2在低電平和高電平之間改變。輸出信號(hào)Q2在低電平和高電平之間改變。輸出信號(hào)Q2被輸送到下一個(gè)雙穩(wěn)觸發(fā)器電路11c的輸入節(jié)點(diǎn)，雙穩(wěn)觸發(fā)器電路11c響應(yīng)輸出信號(hào)Q2，其輸出信號(hào)Q3在高電平和低電平之間改變。輸出信號(hào)Q1輸送到反相器11e，反相器將輸出信號(hào)Q1的反了相的信號(hào)送到AND(與)門(mén)11e的輸入節(jié)點(diǎn)。另外的輸出信號(hào)Q2/Q3分別送到AND(與)門(mén)11e的另外的輸入節(jié)點(diǎn)上，輸出信號(hào)Q1的被反相的信號(hào)和輸出信號(hào)Q2/Q3相與。當(dāng)輸出信號(hào)Q1的被反相的信號(hào)和另外的輸出信號(hào)Q2/Q3是高電平時(shí)，與門(mén)11e把輸出信號(hào)Q4改變到高電平，并將輸出信號(hào)Q4輸送到雙穩(wěn)觸發(fā)器電路11f的輸入節(jié)點(diǎn)。雙穩(wěn)觸發(fā)器電路11f響應(yīng)輸出信號(hào)Q4，將中間延遲時(shí)鐘信號(hào)CLK5在高電平和低電平之間改變。
延遲電路11還包括一個(gè)主從觸發(fā)器電路11g，一個(gè)與門(mén)11h和一個(gè)反相器11j。系統(tǒng)時(shí)鐘信號(hào)CLK1輸送到主從觸發(fā)器電路11g的輸入節(jié)點(diǎn)，中間時(shí)鐘信號(hào)CLK3輸送到主從觸發(fā)器11g的時(shí)鐘節(jié)點(diǎn)CLK。系統(tǒng)時(shí)鐘CLK1還輸送到AND(與)門(mén)11h的輸入節(jié)點(diǎn)之一，主從觸發(fā)器電路11g把輸出信號(hào)Q5通過(guò)反相器11j輸送到與門(mén)11h的另一個(gè)輸入節(jié)點(diǎn)。系統(tǒng)時(shí)鐘CLK1和輸出信號(hào)Q5的反相信號(hào)相與，與門(mén)11h產(chǎn)生一個(gè)復(fù)位信號(hào)RESET。復(fù)位信號(hào)RESET輸送到雙穩(wěn)觸發(fā)器電路11a/11b/11c的復(fù)位節(jié)點(diǎn)。復(fù)位信號(hào)RESET在系統(tǒng)時(shí)鐘CLK1脈沖的上升沿上升，在中間時(shí)鐘信號(hào)CLK3下一個(gè)脈沖的上升沿下降。
復(fù)位信號(hào)RESET引起雙穩(wěn)觸發(fā)器電路11a/11b/11c的輸出信號(hào)Q1/Q2/Q3改變?yōu)榈碗娖?，雙穩(wěn)觸發(fā)器電路11a/11b/11c響應(yīng)中間時(shí)鐘信號(hào)CLK3改變輸出信號(hào)Q1/Q2/Q3的位組合格式。AND(與)門(mén)11e使輸出信號(hào)Q4在系統(tǒng)時(shí)鐘信號(hào)CLK1的脈沖上升之后中間時(shí)鐘信號(hào)CLK3的第N個(gè)時(shí)鐘脈沖上升沿時(shí)上升到高電平。在現(xiàn)在這種情況中，“N”是2，雙穩(wěn)觸發(fā)器電路11f在系統(tǒng)時(shí)鐘CLK1脈沖上升之后的第二個(gè)脈沖上升沿，改變中間時(shí)鐘信號(hào)CLK5的高低電平。因此，雙穩(wěn)觸發(fā)器電路11a/11b/11c，反相器11e,AND(與)門(mén)11d和雙穩(wěn)觸發(fā)器電路11f形成一個(gè)聯(lián)合計(jì)數(shù)器11k，而主從觸發(fā)器電路11g，反相器11j和與門(mén)11h作為整體組成一個(gè)復(fù)位信號(hào)產(chǎn)生器11m。
鎖相環(huán)10和延遲電路11的作用如圖4所示。系統(tǒng)時(shí)鐘CLK1在時(shí)刻t0和時(shí)刻t8上升。電壓控制振蕩器10c產(chǎn)生頻率為系統(tǒng)時(shí)鐘信號(hào)CKL1的8倍的中間時(shí)鐘信號(hào)CLK3。與門(mén)11h產(chǎn)生與系統(tǒng)時(shí)鐘CLK1脈沖上升沿同步的復(fù)位信號(hào)RESET，在時(shí)刻t1和時(shí)刻t9處中間時(shí)鐘信號(hào)CLK3脈沖的上升沿，中間時(shí)鐘信號(hào)CLK3使主從觸發(fā)器電路11g將輸出信號(hào)Q5改變到高電平。反相器11j在時(shí)刻t1和時(shí)刻t9將被反相的輸出信號(hào)Q5改變到低電平。由于這個(gè)原因，復(fù)位信號(hào)RESET在時(shí)刻t0和時(shí)刻t8上升，而在時(shí)刻t1和時(shí)刻t9下降。當(dāng)復(fù)位信號(hào)RESET上升到高電平時(shí)，所有雙穩(wěn)觸發(fā)電路11a/11b/11c將輸出信號(hào)Q1/Q2/Q3改變到低電平。
雙穩(wěn)觸發(fā)器電路11a的輸出信號(hào)Q1在中間時(shí)鐘信號(hào)CLK3每個(gè)第三脈沖上升沿上升，也就是在時(shí)刻t1，時(shí)刻t3，時(shí)刻t5，時(shí)刻t7，時(shí)刻t9，時(shí)刻t11，時(shí)刻t13和時(shí)刻t15上升。雙穩(wěn)觸發(fā)器電路11b在輸出信號(hào)Q1的每第三個(gè)脈沖上升沿使輸出信號(hào)Q2上升，即在時(shí)刻t1，時(shí)刻t5，時(shí)刻t9和時(shí)刻t13上升，雙穩(wěn)觸發(fā)器電路11c在輸出信號(hào)Q2的每個(gè)第三脈沖的上升沿，使輸出信號(hào)Q3上升，即在時(shí)刻t1和時(shí)刻t9上升。輸出信號(hào)Q1/Q2/Q3以二進(jìn)制值逐步從(111)經(jīng)(011),(010)到(000)減小。
被反相的輸出信號(hào)Q1和輸出信號(hào)Q2/Q3在時(shí)刻t2和時(shí)刻t3之間以及時(shí)刻t10和時(shí)刻t11之間是高電平，而與門(mén)將輸出信號(hào)Q4在時(shí)刻t2和時(shí)刻t10改變到高電平。雙穩(wěn)觸發(fā)器電路11f在時(shí)刻t2將中間延遲時(shí)鐘信號(hào)CLK5上升到高電平，在時(shí)刻t10恢復(fù)到低電平。因此，在系統(tǒng)時(shí)鐘CKL1的脈沖上升沿和中間時(shí)鐘信號(hào)CLK3的脈沖上升沿/脈沖下降沿之間的時(shí)間，延遲電路11引入的時(shí)間延遲等于(系統(tǒng)時(shí)鐘CLK1的周期÷M×N)。為了在兩個(gè)復(fù)位信號(hào)脈沖上升沿之間的時(shí)間間隔當(dāng)中產(chǎn)生輸出信號(hào)Q4，在中間時(shí)鐘信號(hào)CLK3的頻率是系統(tǒng)時(shí)鐘CLK1的M倍情況下，計(jì)數(shù)器計(jì)數(shù)至少2M。因此，延遲電路11在從系統(tǒng)時(shí)鐘CLK1的脈沖上升沿延遲的每一個(gè)預(yù)定的時(shí)間，改變中間延遲時(shí)鐘信號(hào)CLK5的高低電平。預(yù)定的時(shí)間與受制造過(guò)程影響的半導(dǎo)體特性無(wú)關(guān)。因?yàn)轭A(yù)定的時(shí)間是等于中間時(shí)鐘信號(hào)CLK3脈沖周期的整數(shù)倍。
圖5表示鎖相環(huán)12的電路結(jié)構(gòu)。鎖相環(huán)12包括相位比較器12a，與相位比較器12a相連的低通濾波器12b，和與低通濾波器12b相連的電壓控制振蕩器12c。中間延遲時(shí)鐘信號(hào)CLK5和偽輸出信號(hào)Sn被輸送到相位比較器12a，相位比較器12a產(chǎn)生一個(gè)代表中間延遲時(shí)鐘信號(hào)CLK5和偽輸出信號(hào)Sn之間的相位差的控制電壓信號(hào)CTL2。低通濾波器12b消除控制電壓信號(hào)CTL2中的高頻噪聲，并將控制電壓信號(hào)CTL2輸送至電壓控制振蕩器12c。電壓控制振蕩器12c根據(jù)控制電壓信號(hào)CTL2的幅度，產(chǎn)生同步時(shí)鐘信號(hào)CLK2。當(dāng)偽輸出信號(hào)Sn和中間延遲時(shí)鐘信號(hào)CLK5之間的相位差為零時(shí)，同步時(shí)鐘信號(hào)CLK2的頻率是中間延遲時(shí)鐘信號(hào)CLK5的兩倍。同步時(shí)鐘信號(hào)CLK2被輸送至同步鎖存電路13a至13n的時(shí)鐘節(jié)點(diǎn)。
同步鎖存電路13a至13n接收輸出數(shù)據(jù)信號(hào)OUTa-OUTn-1，偽數(shù)據(jù)信號(hào)DY1響應(yīng)同步時(shí)鐘信號(hào)CLK2，鎖相環(huán)12控制同步時(shí)鐘信號(hào)CLK2相對(duì)于中間延遲時(shí)鐘信號(hào)CLK5的相位，中間延遲時(shí)鐘信號(hào)CLK5從系統(tǒng)時(shí)鐘信號(hào)CLK1延遲預(yù)定的時(shí)間。因此，鎖相環(huán)12向同步鎖存電路13a至13n提供從系統(tǒng)時(shí)鐘信號(hào)CLK1按預(yù)定時(shí)間延遲的鎖存定時(shí)。
圖6表示定時(shí)調(diào)節(jié)器6的電路動(dòng)作。雖然以上所敘述的僅就偽數(shù)據(jù)信號(hào)的鎖存定時(shí)而言，同步時(shí)鐘信號(hào)CLK2也輸送到其它同步鎖存電路13a至13n-1，輸出數(shù)據(jù)信號(hào)OUTa-OUTn-1同時(shí)地分別被同步鎖存電路13a至13n-1鎖存。
系統(tǒng)時(shí)鐘CLK-1，中間時(shí)鐘信號(hào)CLK3，與中間延遲時(shí)鐘信號(hào)CLK5之間的關(guān)系已經(jīng)說(shuō)過(guò)，也就是說(shuō)，中間時(shí)鐘信號(hào)CLK3的頻率是系統(tǒng)時(shí)鐘CLK1的8倍，中間延遲時(shí)鐘信號(hào)CLK5的每個(gè)前/后沿比系統(tǒng)時(shí)鐘的前沿的預(yù)定延遲，是中間時(shí)鐘信號(hào)CLK3的脈沖周期的兩倍。偽數(shù)據(jù)信號(hào)DY1的脈沖周期是系統(tǒng)時(shí)鐘CLK1的脈沖周期的兩倍。
中間時(shí)鐘信號(hào)CLK3和偽數(shù)據(jù)信號(hào)DY1在t0時(shí)刻與系統(tǒng)時(shí)鐘信號(hào)CLK1同時(shí)上升。偽數(shù)據(jù)信號(hào)DY1輸送至同步鎖存電路13n的輸入節(jié)點(diǎn)，同步鎖存電路13n的輸入節(jié)點(diǎn)保持高電平一直到時(shí)間t8。
鎖相環(huán)12使同步時(shí)鐘信號(hào)CLK2在t1a時(shí)刻上升到高電平，并輸送高電平至同步鎖存電路13n的時(shí)鐘節(jié)點(diǎn)。偽數(shù)據(jù)信號(hào)DY1被同步鎖存電路13n鎖存，同步鎖存電路13n改變其輸出節(jié)點(diǎn)至高電平，數(shù)據(jù)驅(qū)動(dòng)器9n在t2時(shí)刻改變偽輸出信號(hào)Sn至高電平。雖然由于容性負(fù)載Ln在同步鎖存電路13n的數(shù)據(jù)鎖存與偽輸出信號(hào)Sn的輸出之間引起時(shí)間延遲，但鎖相環(huán)12控制同步時(shí)鐘信號(hào)CLK2，使中間延遲時(shí)鐘信號(hào)CLK5的前沿對(duì)準(zhǔn)偽輸出信號(hào)Sn的前沿。換句話說(shuō)，鎖相環(huán)12使同步時(shí)鐘信號(hào)CLK2改變?yōu)楦唠娖剑跁r(shí)間上早于中間延遲時(shí)鐘信號(hào)CLK5的脈沖上升。
系統(tǒng)時(shí)鐘CLK1在t8時(shí)刻再次上升為高電平，頻率解調(diào)器10d改變偽數(shù)據(jù)信號(hào)DY1至低電平。偽數(shù)據(jù)信號(hào)DY1改變同步鎖存電路13n的輸入節(jié)點(diǎn)的電平為低電平。鎖相環(huán)12在t9a時(shí)刻使同步時(shí)鐘信號(hào)CLK2上升為高電平。同步鎖存電路13n的輸出節(jié)點(diǎn)立即改變?yōu)榈碗娖剑瑪?shù)據(jù)緩沖器9n在t10時(shí)刻改變偽輸出信號(hào)Sn為低電平。鎖相環(huán)12控制同步時(shí)鐘信號(hào)CLK2，從而使中間延遲時(shí)鐘信號(hào)CLK5的后沿對(duì)準(zhǔn)偽輸出信號(hào)Sn的后沿，如圖所示。定時(shí)調(diào)節(jié)器6重復(fù)進(jìn)行在t0時(shí)刻至t15時(shí)刻之間的調(diào)節(jié)操作。因此，偽輸出信號(hào)Sn在所有時(shí)間內(nèi)都被從系統(tǒng)時(shí)鐘CLK1延遲預(yù)定的時(shí)間，定時(shí)調(diào)節(jié)器6就避開(kāi)了制造過(guò)程中的波動(dòng)的影響。
如上面所述，同步時(shí)鐘信號(hào)CLK2不僅被輸送到同步鎖存電路13n的時(shí)鐘節(jié)點(diǎn)，也被輸送到同步鎖存電路13a至13n-1。即使鎖存電路7a至7n-1在偽數(shù)據(jù)信號(hào)DY1可能改變的附近不同時(shí)刻將輸出數(shù)據(jù)信號(hào)OUTa至OUTn-1送到它的輸出節(jié)點(diǎn)，同步鎖存電路13a至13n-1響應(yīng)同步時(shí)鐘信號(hào)CLK2，會(huì)同時(shí)鎖存輸出數(shù)據(jù)信號(hào)OUTa至OUTn-1，數(shù)據(jù)緩沖器9a至9n-1則在從系統(tǒng)時(shí)鐘CK1延遲預(yù)定時(shí)間的那個(gè)輸出時(shí)限將輸出信號(hào)Sa至Sn-1送出。
偽數(shù)據(jù)信號(hào)DY1的脈沖周期是系統(tǒng)時(shí)鐘CLK1的兩倍。另一方面，同步時(shí)鐘信號(hào)CLK2的脈沖周期是中間延遲時(shí)鐘信號(hào)CLK5的脈沖周期的一半，而中間延遲時(shí)鐘信號(hào)CLK5的脈沖周期是系統(tǒng)時(shí)鐘信號(hào)CLK1的兩倍。因此，同步時(shí)鐘信號(hào)CLK2的脈沖周期和系統(tǒng)時(shí)鐘CLK1的脈沖周期一樣長(zhǎng)。同步鎖存電路13n響應(yīng)同步時(shí)鐘信號(hào)CLK2，鎖存?zhèn)螖?shù)據(jù)信號(hào)DY1，偽輸出信號(hào)Sn對(duì)系統(tǒng)時(shí)鐘信號(hào)CLK1的響應(yīng)以在高電平和低電平之間交替改變電平。
偽輸出信號(hào)Sn返回相位比較器12a。鎖相環(huán)12在中間延遲時(shí)鐘信號(hào)CLK5的每個(gè)脈沖期間，利用偽輸出信號(hào)Sn進(jìn)行自調(diào)節(jié)。如果偽數(shù)據(jù)信號(hào)DY1的頻率等于同步脈沖信號(hào)CLK2的頻率，則同步鎖存電路13n繼續(xù)在其輸出節(jié)點(diǎn)輸出高電平，鎖相環(huán)12不能進(jìn)行自調(diào)節(jié)。因此，當(dāng)鎖相環(huán)12利用脈沖周期為中間時(shí)鐘信號(hào)CLK3的(2×M)倍的偽數(shù)據(jù)信號(hào)DY1實(shí)現(xiàn)自頻率調(diào)節(jié)時(shí)，數(shù)據(jù)緩沖器9n周期地交變高電平為低電平。
偽容性負(fù)載Ln被調(diào)整到由數(shù)據(jù)緩沖器9a/9b/..../9n-1驅(qū)動(dòng)容性負(fù)載La/Lb/..../Ln-1，偽輸出信號(hào)Sn可驅(qū)動(dòng)偽容性負(fù)載Ln。偽輸出信號(hào)Sn的脈沖上升時(shí)間和脈沖下降時(shí)間依賴(lài)于容性負(fù)載Ln。即使脈沖上升時(shí)間和脈沖下降時(shí)間隨容性負(fù)載Ln一起變化，鎖相環(huán)12可調(diào)節(jié)同步時(shí)鐘信號(hào)CLK2的脈沖上升時(shí)間至一個(gè)合適的時(shí)限，使偽輸出信號(hào)Sn的前沿對(duì)準(zhǔn)中間延遲時(shí)鐘信號(hào)CLK5的前沿。因此，根據(jù)本發(fā)明的定時(shí)調(diào)節(jié)器6能自動(dòng)地使系統(tǒng)時(shí)鐘和輸出信號(hào)Sa至Sn-1的輸出定時(shí)之間有預(yù)定的延遲時(shí)間。正因?yàn)槿绱?，制造廠家不需要檢查產(chǎn)品的延遲時(shí)間是否落在由指標(biāo)確定的很窄的時(shí)間間隔之內(nèi)。這就使生產(chǎn)成本降低。
在這個(gè)例子中，鎖相環(huán)10和延遲電路11作為一個(gè)整體構(gòu)成延遲信號(hào)產(chǎn)生器，鎖相環(huán)12，同步鎖存電路13a至13n和數(shù)據(jù)緩沖器9n聯(lián)合形成輸出定時(shí)產(chǎn)生器。
圖7表示包含在本發(fā)明的另一個(gè)定時(shí)調(diào)節(jié)器實(shí)施例的鎖相環(huán)21。雖然實(shí)現(xiàn)第二個(gè)實(shí)施例的定時(shí)調(diào)節(jié)器也包括延遲電路11，鎖相環(huán)12，同步鎖存電路13a-13n，數(shù)據(jù)緩沖器9n和偽負(fù)載Ln，為了簡(jiǎn)單起見(jiàn)，在圖7中都被省略。
鎖相環(huán)21相應(yīng)于鎖相環(huán)10，它包括寄存器21a，電壓控制振蕩器21b和分頻器21c。相位比較器21d和低通濾波器21e與鎖相環(huán)10中的類(lèi)似，相位比較器21d，低通濾波器21e，電壓控制振蕩器21b和分頻器21c形成一個(gè)控制環(huán)路。鎖相環(huán)21產(chǎn)生中間時(shí)鐘信號(hào)CKL3/CLK4和偽數(shù)據(jù)信號(hào)DY1與鎖相環(huán)10相類(lèi)似。與鎖相環(huán)10的不同之處在于寄存器21a。寄存器21a存有為電壓控制振蕩器21b所用的一個(gè)乘法器，和為分頻器21c所用的一個(gè)除法器，存儲(chǔ)在寄存器21a中的乘法器和除法器都是可重寫(xiě)的。因此，制造廠家或使用者可以改變中間時(shí)鐘信號(hào)CLK3的頻率，中間時(shí)鐘信號(hào)CLK4和偽數(shù)據(jù)信號(hào)DY1的頻率。
圖8表示包含在本發(fā)明的定時(shí)調(diào)節(jié)器的又一個(gè)實(shí)施例中的延遲電路。實(shí)現(xiàn)第三個(gè)實(shí)施例的定時(shí)調(diào)節(jié)器也包括鎖相環(huán)10/21，鎖相環(huán)12，同步鎖存電路13a-13n，數(shù)據(jù)緩沖器9n和偽負(fù)載Ln。但為了簡(jiǎn)單起見(jiàn)，在圖8中都被省略。
延遲電路31也細(xì)分為復(fù)位信號(hào)產(chǎn)生器32和計(jì)數(shù)器33。復(fù)位信號(hào)產(chǎn)生器32在電路結(jié)構(gòu)上類(lèi)似于復(fù)位信號(hào)產(chǎn)生器11m，因此，電路元件標(biāo)號(hào)與復(fù)位信號(hào)產(chǎn)生器11m的相應(yīng)電路元件相同的就不在此詳述了。
與門(mén)和反相器11e與譯碼器33a相配合，并加了一個(gè)寄存器。其它電路元件類(lèi)似于計(jì)數(shù)器11k，被標(biāo)以與計(jì)數(shù)器11k相關(guān)電路元件相同的標(biāo)號(hào)。
輸出信號(hào)Q1/Q2/Q3被輸送至譯碼器，寄存器33b提供目標(biāo)值到譯碼器33a。譯碼器將代表輸出信號(hào)Q1/Q2/Q3的值與目標(biāo)值比較，向雙穩(wěn)觸發(fā)器電路11f輸送觸發(fā)信號(hào)Q31。制造廠家和使用者可以在寄存器33b中重寫(xiě)目標(biāo)值，便可改變系統(tǒng)時(shí)鐘信號(hào)CLK1的脈沖上升沿和中間延遲時(shí)鐘信號(hào)CLK5的脈沖下降沿之間的延遲時(shí)間。
從下面的敘述可以看得明顯，延遲信號(hào)產(chǎn)生器，也就是鎖相環(huán)10/21和延遲電路11/31的組合產(chǎn)生中間延遲時(shí)鐘信號(hào)CLK5，其延遲時(shí)間與電路元件的電特性和環(huán)境開(kāi)關(guān)，而輸出定時(shí)產(chǎn)生器，也就是鎖相環(huán)12，同步鎖存電路13a-13n和數(shù)據(jù)緩沖器9n的組合為輸出信號(hào)Sa-Sn-1提供輸出定時(shí)延遲，即從系統(tǒng)時(shí)鐘信號(hào)延遲的預(yù)定延遲時(shí)間。即使被驅(qū)動(dòng)的負(fù)載不同，輸出定時(shí)產(chǎn)生器可保持輸出定時(shí)恒定。這意味著制造廠家不需要通過(guò)測(cè)試以看輸出定時(shí)是否落在設(shè)計(jì)指標(biāo)所確定的窄范圍內(nèi)。任何測(cè)試器都不需要，因此，制造廠家減少了半導(dǎo)體集成電路器件的生產(chǎn)成本。
另外，即使輸出定時(shí)偏離目標(biāo)范圍，制造廠家或使用者可以通過(guò)改變偽負(fù)載Ln，而使輸出定時(shí)改變?yōu)槟繕?biāo)范圍。因此，根據(jù)本發(fā)明的定時(shí)調(diào)節(jié)器使缺陷產(chǎn)品很少。
雖然已經(jīng)圖示和敘述了本發(fā)明的具體實(shí)施例，但熟悉這方面技術(shù)的很明白，在不脫離本發(fā)明的精神和范圍的情況下，各種不同的修改和變形是可以實(shí)現(xiàn)的。
例如，只將根據(jù)本發(fā)明的定時(shí)調(diào)節(jié)器集成在半導(dǎo)體芯片上。
包含在定時(shí)調(diào)節(jié)器6內(nèi)的計(jì)數(shù)器11k絕不是局限于圖3所示的電路結(jié)構(gòu)。反相器11e和與門(mén)的組合適合于輸出信號(hào)Q3/Q2/Q1(110)。但是計(jì)數(shù)值絕不限于(110)。例如，如果輸出信號(hào)Q1/Q2被通過(guò)反相器輸送至與門(mén)11d的輸入節(jié)點(diǎn)，與門(mén)根據(jù)輸出信號(hào)Q3/Q2/Q1(110)，在t4時(shí)刻和t5時(shí)刻之間和t12時(shí)刻和t13時(shí)刻之間改變輸出信號(hào)Q4為高電平，并且中間延遲時(shí)鐘信號(hào)CLK5在t4時(shí)刻和t12時(shí)刻改變潛在電平。因此，有選擇地連接反相器至與門(mén)11d的輸入節(jié)點(diǎn)，則可以改變預(yù)定的延遲時(shí)間。
各種雙穩(wěn)觸發(fā)器電路可以用于計(jì)數(shù)器。
在實(shí)施例中，信號(hào)輸出端3n專(zhuān)用地分配給定時(shí)調(diào)節(jié)器6。但是，信號(hào)輸出端可以由定時(shí)調(diào)節(jié)器6和其它電路，例如測(cè)試電路之間共用。
定時(shí)調(diào)節(jié)器6的鎖相環(huán)10和延遲電路11可以分別用鎖相環(huán)21和延遲電路31替換。
權(quán)利要求
1．一種半導(dǎo)體集成電路器件，包括一個(gè)用于為輸出信號(hào)(Sa-Sn；Sa-Sn-1)提供輸出定時(shí)的定時(shí)調(diào)節(jié)器(6)，其特征在于所述定時(shí)調(diào)節(jié)器(6)包括一個(gè)延遲信號(hào)產(chǎn)生器(10/11；21/11；10/31；21/31)，所述延遲信號(hào)產(chǎn)生器被提供有基準(zhǔn)時(shí)鐘信號(hào)(CLK1)，并產(chǎn)生一個(gè)從所述基準(zhǔn)時(shí)鐘信號(hào)延遲一個(gè)預(yù)定時(shí)間的延遲時(shí)鐘信號(hào)(CLK5)，和一個(gè)輸出定時(shí)產(chǎn)生器(12/13a-13n/9n)，所述輸出定時(shí)產(chǎn)生器被連接至所述延遲信號(hào)產(chǎn)生器，并在所述延遲信號(hào)和所述輸出信號(hào)之間補(bǔ)充一個(gè)時(shí)間引出線，以便在輸出時(shí)限將所述輸出信號(hào)輸出。
2．如權(quán)利要求1中提出的半導(dǎo)體集成電路器件，其特征在于，所述延遲信號(hào)產(chǎn)生器還產(chǎn)一個(gè)被送至所述輸出定時(shí)產(chǎn)生器的偽數(shù)據(jù)信號(hào)(DY1)，所述輸出定時(shí)產(chǎn)生器在所述輸出時(shí)限還輸出一個(gè)偽輸出信號(hào)(Sn)用于驅(qū)動(dòng)一個(gè)偽負(fù)載(Ln)，該偽負(fù)載對(duì)應(yīng)于由每個(gè)所述輸出信號(hào)驅(qū)動(dòng)的每個(gè)負(fù)載(La/Lb…/Ln-1)。
3．如權(quán)利要求1中提出的半導(dǎo)體集成電路器件，其特征在于，所述延遲信號(hào)產(chǎn)生器包括第一鎖相環(huán)(10；21)，該第一鎖相環(huán)被提供有所述基準(zhǔn)時(shí)鐘信號(hào)(CLK1)，并產(chǎn)生一個(gè)第一中間時(shí)鐘信號(hào)(CLK3)和一個(gè)第二中間時(shí)鐘信號(hào)(CLK4)，所述第一中間時(shí)鐘信號(hào)具有等于所述基準(zhǔn)時(shí)鐘信號(hào)頻率的第一倍數(shù)的第一頻率，所述第二中間時(shí)鐘信號(hào)被與所述基準(zhǔn)時(shí)鐘信號(hào)比較以減小兩者之間的相位差，并且其具有等于所述第一頻率被除以所述第一倍數(shù)所得的商的第二頻率，和一個(gè)延遲電路(11；31)，所述延遲電路被提供有所述第一中間時(shí)鐘信號(hào)(CLK3)和所述基準(zhǔn)時(shí)鐘信號(hào)(CLK1)并產(chǎn)生所述延遲時(shí)鐘信號(hào)(CLK5)，所述延遲時(shí)鐘信號(hào)的每個(gè)脈沖邊緣是從所述基準(zhǔn)時(shí)鐘信號(hào)的每個(gè)脈沖邊緣延遲一個(gè)所述預(yù)定時(shí)間，所述預(yù)定時(shí)間等于所述第一中間時(shí)鐘信號(hào)(CLK3)的一個(gè)脈沖周期的第二倍數(shù)。
4．如權(quán)利要求3中提出的半導(dǎo)體集成電路器件，其特征在于，所述輸出信號(hào)中的一個(gè)信號(hào)(Sn)和所述延遲時(shí)鐘信號(hào)(CLK5)被送至形成所述輸出定時(shí)產(chǎn)生器的一部分的第二鎖相環(huán)(12)，以產(chǎn)生同步時(shí)鐘信號(hào)(CLK2)，所述同步時(shí)鐘信號(hào)具有等于所述基準(zhǔn)時(shí)鐘信號(hào)頻率的第三頻率，并具有從所述基準(zhǔn)時(shí)鐘信號(hào)的脈沖邊緣延遲的脈沖邊緣，和所述輸出定時(shí)產(chǎn)生器還包括響應(yīng)所述同步時(shí)鐘信號(hào)的多個(gè)同步數(shù)據(jù)存儲(chǔ)電路(13a-13n)，用于以可重寫(xiě)的方式存儲(chǔ)分別由所述輸出信號(hào)提供的數(shù)據(jù)。
5．如權(quán)利要求2中提出的半導(dǎo)體集成電路器件，其特征在于，所述延遲信號(hào)產(chǎn)生器包括第一鎖相環(huán)(10；21)，該第一鎖相環(huán)被提供有所述基準(zhǔn)時(shí)鐘信號(hào)(CLK1)，并產(chǎn)生一個(gè)第一中間時(shí)鐘信號(hào)(CLK3)和一個(gè)第二中間時(shí)鐘信號(hào)(CLK4)，所述第一中間時(shí)鐘信號(hào)具有等于所述基準(zhǔn)時(shí)鐘信號(hào)頻率的第一倍數(shù)的第一頻率，所述第二中間時(shí)鐘信號(hào)被與所述基準(zhǔn)時(shí)鐘信號(hào)比較用于減小兩者之間的相位差，并具有等于所述第一頻率被除以所述第一倍數(shù)所得的商的第二頻率，和一個(gè)延遲電路(11；31)，所述延遲電路被提供有所述第一中間時(shí)鐘信號(hào)(CLK3)和所述基準(zhǔn)時(shí)鐘信號(hào)(CLK1)，并產(chǎn)生所述延遲時(shí)鐘信號(hào)(CLK5)，所述延遲時(shí)鐘信號(hào)(CLK5)的每個(gè)脈沖邊緣從所述基準(zhǔn)時(shí)鐘信號(hào)的每個(gè)脈沖邊緣延遲一個(gè)所述預(yù)定時(shí)間，所述預(yù)定時(shí)間等于所述第一中間時(shí)鐘信號(hào)(CLK3)的一個(gè)脈沖周期的第二倍數(shù)，及所述輸出定時(shí)產(chǎn)生器包括一個(gè)第二鎖相環(huán)(12)，其被提供有所述延遲時(shí)鐘信號(hào)(CLK5)和所述偽輸出信號(hào)(Sn)用以減少它們之間的相位差，并產(chǎn)生一個(gè)從所述基準(zhǔn)時(shí)鐘信號(hào)延遲的同步時(shí)鐘信號(hào)(CLK2)，和響應(yīng)所述同步時(shí)鐘信號(hào)(CLK2)的多個(gè)同步數(shù)據(jù)存儲(chǔ)電路(13a-13n)，用于存儲(chǔ)由所述輸出信號(hào)(Sa-Sn-1)提供的第一數(shù)據(jù)和由所述偽數(shù)據(jù)信號(hào)(DY1)提供的第二數(shù)據(jù)，從而在所述輸出時(shí)限輸出所述輸出信號(hào)和所述偽數(shù)據(jù)信號(hào)。
6．如權(quán)利要求5中提出的半導(dǎo)體集成電路器件，其特征在于，所述第一鎖相環(huán)包括一個(gè)相位比較器(10a)，其具有被提供有所述基準(zhǔn)時(shí)鐘信號(hào)(CLK1)的輸入節(jié)點(diǎn)和所述第二中間時(shí)鐘信號(hào)(CLK4)，用以產(chǎn)生代表所述基準(zhǔn)時(shí)鐘信號(hào)和所述第二中間時(shí)鐘信號(hào)之間相位差的控制電壓信號(hào)(CTL1)，一個(gè)低通濾波器(10b)，其被提供有所述控制電壓信號(hào)(CTL1)，用以消除所述控制電壓信號(hào)中的高頻噪聲，一個(gè)電壓控制振蕩器(10c)，其被提供有從所述低通濾波器來(lái)的所述控制電壓信號(hào)并響應(yīng)所述控制電壓信號(hào)的幅度，用于產(chǎn)生所述第一中間時(shí)鐘信號(hào)(CLK3)，和一個(gè)分頻器(10d)，其被提供有第一中間時(shí)鐘信號(hào)(CLK3)，用于產(chǎn)生所述第二中間時(shí)鐘信號(hào)(CLK4)和所述偽數(shù)據(jù)信號(hào)(DY1)。
7．如權(quán)利要求5中提出的半導(dǎo)體集成電路器件，其特征在于，所述延遲電路包括一個(gè)復(fù)位信號(hào)產(chǎn)生器(11m)，其被提供有所述基準(zhǔn)時(shí)鐘信號(hào)(CLK1)和所述第一中間時(shí)鐘信號(hào)(CLK3)，用以周期地產(chǎn)生與所述兩者之一的脈沖邊緣同時(shí)的一復(fù)位信號(hào)(RESET)，和一個(gè)用所述復(fù)位信號(hào)(RESET)復(fù)位的計(jì)數(shù)器(11k)，其響應(yīng)所述第一中間時(shí)鐘信號(hào)(CLK3)，用于改變其中所存儲(chǔ)的數(shù)值，并當(dāng)所述數(shù)值達(dá)到所述第二倍數(shù)時(shí)，產(chǎn)生所述延遲時(shí)鐘信號(hào)(CLK5)。
8．如權(quán)利要求7中提出的半導(dǎo)體集成電路器件，其特征在于，所述計(jì)數(shù)器包括串聯(lián)的第一雙穩(wěn)態(tài)電路(11a-11c)，它們各自具有被提供有所述復(fù)位信號(hào)(RESET)的復(fù)位節(jié)點(diǎn)(R)，并響應(yīng)所述第一中間時(shí)鐘信號(hào)(CLK3)，以產(chǎn)生各自的代表所述數(shù)值的數(shù)字信號(hào)(Q1/Q2/Q3)，一個(gè)邏輯門(mén)(11d/11e)，其對(duì)所述數(shù)字信號(hào)進(jìn)行邏輯操作，當(dāng)所述數(shù)值達(dá)到目標(biāo)數(shù)值時(shí)產(chǎn)生一觸發(fā)信號(hào)，和第二雙穩(wěn)態(tài)電路(11f)，其連接至所述邏輯門(mén)的輸出節(jié)點(diǎn)，用以產(chǎn)生所述延遲時(shí)鐘信號(hào)。
9．如權(quán)利要求6中提出的半導(dǎo)體集成電路器件，其特征在于，所述第一鎖相環(huán)(21)還包括一個(gè)寄存器(21a)，所述寄存器以可重寫(xiě)方式存儲(chǔ)所述第一倍數(shù)，并連接至所述電壓控制振蕩器和所述分頻器，用以向所述分頻器提供所述第一倍數(shù)。
10．如權(quán)利要求7中提出的半導(dǎo)體集成電路器件，其特征在于，所述計(jì)數(shù)器(31)包括串聯(lián)的第一雙穩(wěn)態(tài)電路(11a-11c)，它們各自具有被提供有所述復(fù)位信號(hào)(RESET)的復(fù)位節(jié)點(diǎn)(R)，并響應(yīng)所述第一中間時(shí)鐘信號(hào)(CLK3)，以產(chǎn)生各自的代表所述數(shù)值的數(shù)字信號(hào)(Q1/Q2/Q3)，一個(gè)比較電路(33a)，其連接至所述第一雙穩(wěn)態(tài)電路，并將所述數(shù)值與目標(biāo)數(shù)值比較，用以產(chǎn)生觸發(fā)信號(hào)(Q31)，一個(gè)以可重寫(xiě)方式存儲(chǔ)所述目標(biāo)數(shù)值的寄存器(33b)，和一個(gè)第二雙穩(wěn)態(tài)電路(11f)，其響應(yīng)所述觸發(fā)信號(hào)用于產(chǎn)生所述延遲時(shí)鐘信號(hào)。
全文摘要
半導(dǎo)體集成電路器件,其響應(yīng)系統(tǒng)時(shí)鐘(CLK1)在窄的時(shí)限內(nèi)輸出多位輸出信號(hào)(Sa至Sn－1)并包括:同步鎖存電路(13a－13n));響應(yīng)系統(tǒng)時(shí)鐘產(chǎn)生偽數(shù)據(jù)信號(hào)(DY1)和高頻中間時(shí)鐘信號(hào)(CLK3)的第一鎖相環(huán)(10);產(chǎn)生延遲時(shí)鐘信號(hào)(CLK5)的延遲電路;和對(duì)偽輸出信號(hào)和延遲時(shí)鐘信號(hào)進(jìn)行比較以產(chǎn)生同步時(shí)鐘信號(hào)(CLK2)的第二鎖相環(huán)(12);響應(yīng)同步時(shí)鐘信號(hào)并鎖存數(shù)據(jù)和偽數(shù)據(jù)信號(hào)的同步鎖存電路。
文檔編號(hào)G06F1/10GK1236223SQ9910278
公開(kāi)日1999年11月24日 申請(qǐng)日期1999年3月3日 優(yōu)先權(quán)日1998年3月3日
發(fā)明者藤井貴晴, 境敏親, 矢柴康雄 申請(qǐng)人:日本電氣株式會(huì)社