專利名稱：Cpu與復雜時序讀寫對象同步聯(lián)系的方法和接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字程控交換技術(shù)，特別是涉及數(shù)字交換系統(tǒng)中CPU對復雜時序讀寫對象進行讀寫操作的方法及接口電路。
在數(shù)字交換系統(tǒng)中，經(jīng)常會遇到CPU需要對大量的存儲器進行讀寫操作的情況，當CPU通過一般接口電路對讀寫對象進行操作時，讀寫對象必須滿足CPU的時序要求。對于RAM等本身就有較復雜時序的讀寫對象來說，由于其自身的時序特點，很難同時也滿足CPU的時序要求。這時若CPU仍采用一般接口電路直接對讀寫對象進行操作的話，則由于CPU與讀寫對象的時序不同步無法正確實現(xiàn)讀寫操作。因此，當CPU需要對有較復雜時序的讀寫對象進行讀寫操作時，一般的讀寫方法接口電路是無法勝任的。顯然，在CPU與有較復雜時序的讀寫對象之間，需要找到一個使兩者同步協(xié)調(diào)的方法及相應的接口電路。目前，現(xiàn)有技術(shù)中未見有此類報道。
本發(fā)明的目的是提供一種CPU與復雜時序讀寫對象進行同步聯(lián)系的方法及接口電路，以完成CPU對有較復雜時序要求的讀寫對象進行讀寫操作。
本發(fā)明的目的是這樣實現(xiàn)的，一種CPU與有復雜時序讀寫對象建立同步聯(lián)系的方法，其特征在于(1)將經(jīng)傳統(tǒng)接口處理單元產(chǎn)生的讀寫使能信號，選為被同步采樣信號；(2)將來自讀寫對象的某一信號用做采樣信號；(3)以采樣信號對讀寫使能信號進行采樣，產(chǎn)生同步讀寫控制信號；(4)同步讀寫控制信號和來自讀寫對象的讀寫控制信號進行與操作后，產(chǎn)生讀寫操作信號；(5)由讀寫操作信號對讀寫對象進行讀寫操作，讀寫完成后向CPU發(fā)出讀寫完成確認信號；(6)CPU收到讀寫完成確認信號后，發(fā)出標志本次讀寫操作結(jié)束的讀寫結(jié)束控制信號。所述被同步采樣信號滿足條件當讀寫對象沒有反饋讀寫完成的確認信號給CPU時，信號保持有效，直到CPU收到讀寫完成確認信號時，被同步采樣信號信號才無效。所述采樣信號滿足條件保證同步采樣后，滿足讀寫對象的時序要求并能快速有效的完成讀寫；讀寫完成后產(chǎn)生讀寫完成確認信號反饋給CPU，CPU結(jié)束讀寫指令，并通過標志指令結(jié)束的讀寫結(jié)束控制信號使讀寫完成確認信號無效。一種應用上述方法構(gòu)造的接口電路，包括CPU、接口處理單元和讀寫對象，其特征在于它還包括置于接口處理單元和讀寫對象之間的同步電路和確認電路；所述同步電路用于接收來自接口處理單元輸出的讀寫使能信號和來自讀寫對象的采樣信號，產(chǎn)生同步讀寫控制信號輸出，送到確認電路；所述確認電路將同步讀寫控制信號和來自讀寫對象的讀寫控制信號相與后，發(fā)出讀寫操作信號對讀寫對象進行讀寫操作，并在完成讀寫后，及時向CPU發(fā)出讀寫完成確認信號，CPU收到讀寫完成確認信號后，發(fā)出標志本次讀寫結(jié)束的讀寫結(jié)束控制信號，從而完成一次讀寫；所述的讀寫對象為具有復雜時序要求的讀寫對象。所述具有復雜時序要求的讀寫對象為雙口隨機存儲器DPRAM。任意讀寫指令都可在兩個DPRAM讀寫周期內(nèi)完成。以下結(jié)合附圖、表進一步說明本發(fā)明。


圖1是本發(fā)明的CPU與有復雜時序要求讀寫對象的接口原理框圖。
圖2是CPU對讀寫對象為DPRAM的讀寫接口原理框圖。
表1本發(fā)明的應用實例之有復雜時序要求的DPRAM功能表。
圖3為讀操作時序波形示意圖。
CPU直接對讀寫對象操作時，若讀寫對象自身無特別的時序要求，只須按傳統(tǒng)的接口簡單處理，即可滿足雙方的時序要求，CPU不需要等待過程，讀寫可立即完成。
當采用自身有一定的時序要求的操作對象時，例如存儲器(RAM)，此時若CPU還是直接發(fā)出指令，很難保證讀寫對象也同時準備好發(fā)送或接受數(shù)據(jù)，CPU發(fā)出指令后根本不知道對象的操作情況，因而造成指令已發(fā)而實際操作未完成，系統(tǒng)功能無法按預期實現(xiàn)。因此，設(shè)想采用確認電路后，每次CPU發(fā)出指令后，操作對象只要在完成預期讀寫后反饋一確認信號，CPU只有在接到該信號才進行下一操作，這樣可確知CPU指令是否執(zhí)行，就可以很好地解決這一問題。
但要使上述分析轉(zhuǎn)化為具體的實現(xiàn)，還需要解決一個問題。有了反饋的確認信號后，CPU可以確認讀寫操作是否已完成。但由于CPU讀寫指令信號有效時，讀寫對象的讀寫信號不一定有效，即二者間無必然的同步聯(lián)系，造成CPU和對象間不能同時滿足讀寫條件的問題依然存在，因而降低了CPU對讀寫對象的操作效率，無法完成預期操作。如果在CPU和對象間建立同步聯(lián)系，同時又有反饋確認信號，問題便可徹底解決。
圖1就是按上述思路設(shè)計的。來自CPU的讀寫控制信號S0通過傳統(tǒng)接口處理電路2處理產(chǎn)生讀寫使能信號S1作為被同步采樣信號，且S1滿足如下條件，當讀寫對象沒有返回讀寫完成的確認信號給CPU時，該信號保持有效，直到CPU收到讀寫完成的確認，該信號才無效；
而同步采樣信號應滿足保證同步采樣后，滿足讀寫對象的時序要求并能快速有效的完成讀寫。讀寫完成后產(chǎn)生一有效的反饋信號給CPU，CPU結(jié)束讀寫指令，并通過標志指令結(jié)束的某一信號使反饋信號無效。
選取來自讀寫對象3的符合采樣信號要求的S2作為同步采樣信號，與S1一并送入同步電路4，產(chǎn)生同步讀寫控制信號S3；來自讀寫對象3的讀寫控制信號S4，與同步讀寫控制信號S3在確認電路5中進行與操作，送出讀寫操作控制信號S5；確認電路5確保讀寫完成后，將讀寫完成確認信號S6反饋給CPU，CPU確認操作完成后，向確認電路5發(fā)出讀寫結(jié)束控制信號S7，使讀寫無效確認電路5收到S7后，令讀寫完成確認信號S6無效，CPU結(jié)束本次讀寫操作，進行下一次操作。
圖2為本發(fā)明的一個實施例，其中讀寫對象為有復雜時序要求的雙口隨機存儲器DPRAM。
以DPRAM的A口為例，Motorola CPU讀寫指令送出的讀寫信號R/W_，DS，CS_信號通過接口處理電路2產(chǎn)生被DPRAM的WZA采樣的信號S1。由于CS_在讀寫完成前一直有效，信號S1滿足被同步采樣條件。WZA信號，高電平讀有效，低電平寫有效，將其設(shè)為周期信號，一周期內(nèi)完成一次讀寫，用它的上升/下降沿采樣S1中的讀/寫使能，產(chǎn)生同步讀寫控制S5；CLKA上升沿來后DPRAM完成讀寫操作，CLKA上升沿來后產(chǎn)生讀寫完成確認信號DTA_，CPU接受到DTA_信號后，通過內(nèi)部時鐘確認有效的DTA_和數(shù)據(jù)，并使CS_信號無效，讀寫操作控制S5無效，在讀寫操作確認電路5中，CS_的無效使得DTA_無效，CPU完成了本次讀寫，可進行下一操作完成。
圖3和表1更進一步說明了上述工作原理，表1給出DPRAM任一端口的功能表，關(guān)于表1的說明如下表1
H 邏輯電平高L 邏輯電平低X 任意邏輯電平/表示時鐘的上升沿MEM[A] 地址A的存儲內(nèi)容Data In輸入數(shù)據(jù)DEZ RAM讀寫操作使能WZ 讀寫控制信號，高電平讀，低電平寫GZ 輸出高阻控制，低電平輸出數(shù)據(jù)，高電平輸出高阻CLK讀寫操作時鐘，當讀/寫控制信號WZ有效，讀寫操作使能EZ有效時，上升沿完成讀/寫。
結(jié)合圖3，以某次讀操作為例，CPU發(fā)出讀指令DS高電平，R/W_高電平，CS_低電平，通過接口處理2產(chǎn)生讀使能S1，WZA以上升沿對S1采樣，產(chǎn)生同步讀寫控制S3，經(jīng)確認電路5反向后，輸出為讀寫操作控制S5，用于控制EZA。在時刻T1處，CLKA上升沿完成讀操作，并產(chǎn)生操作完成反饋信號DTA_，CPU收到并確認DTA_和讀出數(shù)據(jù)后，CS_由低到高無效，在確認電路5中CS_無效使DTA_也無效，即時刻T2處。
若CPU發(fā)出寫指令，WZA以下降沿對S1采樣，其余處理過程如上所述。
本例中，一周期內(nèi)完成一次讀寫，由于以讀寫使能信號采樣讀寫指令，一周期內(nèi)完成一次讀寫，可確保任意一讀寫指令都可在兩個DPRAM讀寫周期內(nèi)完成。本例CPU自發(fā)出讀寫操作指令，到確認操作完成，最長需要(1.25讀寫周期+CPU采樣確認時間)，最短需要(0.25讀寫周期+CPU采樣確認時間)，可見這是一種很快的操作接口。
綜上所述，采用本發(fā)明確定的方法，對被同步信號及采樣信號的要求容易滿足，因而是CPU對復雜時序讀寫對象實現(xiàn)同步聯(lián)系的普遍適用方法。同時，為CPU對有復雜時序要求的讀寫操作對象提供了可靠的接口技術(shù)。即在傳統(tǒng)的接口電路中添加同步電路和讀寫完成確認電路即可構(gòu)成高效的接口電路。構(gòu)思巧妙，簡單易行。準確高效地完成了本發(fā)明的目的。
權(quán)利要求
1 一種CPU與有復雜時序讀寫對象建立同步聯(lián)系的方法，其特征在于(1)將經(jīng)接口處理單元(1)產(chǎn)生的讀寫使能信號，選為被同步采樣信號S1；(2)將來自讀寫對象3的某一信號用做采樣信號S2；(3)以采樣信號S2對讀寫使能信號S1進行采樣，產(chǎn)生同步讀寫控制信號S3；(4)同步讀寫控制信號S3和來自讀寫對象3的讀寫控制信號S4進行與操作后，產(chǎn)生讀寫操作信號S5；(5)由讀寫操作信號S5對讀寫對象3進行讀寫操作，讀寫完成后向CPU發(fā)出讀寫完成確認信號S6；(6)CPU收到讀寫完成確認信號S6后，發(fā)出標志本次讀寫操作結(jié)束的讀寫結(jié)束控制信號S7。
2 如權(quán)利要求1所述的同步聯(lián)系的方法，其特征在于所述被同步采樣信號S1滿足條件當讀寫對象沒有反饋讀寫完成的確認信號S6給CPU時，S1信號保持有效，直到CPU收到讀寫完成確認信號S6時，S1信號才無效。
3 如權(quán)利要求1或2所述的同步聯(lián)系的方法，其特征在于所述采樣信號S2滿足條件保證同步采樣后，滿足讀寫對象的時序要求并能快速有效的完成讀寫；讀寫完成后產(chǎn)生讀寫完成確認信號S6反饋給CPU，CPU結(jié)束讀寫指令，并通過標志指令結(jié)束的讀寫結(jié)束控制信號S7使讀寫完成確認信號S6無效。
4 一種應用權(quán)利要求1所述方法構(gòu)造的接口電路，包括CPU、接口處理單元(2)和讀寫對象(3)，其特征在于它還包括置于接口處理單元(2)和讀寫對象(3)之間的同步電路(4)和確認電路(5)；
5 如權(quán)利要求4所述的接口電路，其特征在于所述同步電路用于接收來自接口處理單元(2)輸出的讀寫使能信號S1和來自讀寫對象(3)的采樣信號S2，產(chǎn)生同步讀寫控制信號S3輸出，送到確認電路(5)；
6 如權(quán)利要求4或5所述的接口電路，其特征在于所述確認電路(5)將同步讀寫控制信號S3和來自讀寫對象(3)的讀寫控制信號S4相與后，發(fā)出讀寫操作信號S5對讀寫對象(3)進行讀寫操作，并在完成讀寫后，及時向CPU發(fā)出讀寫完成確認信號S6，CPU收到讀寫完成確認信號S6后，發(fā)出標志本次讀寫結(jié)束的讀寫結(jié)束控制信號S7，從而完成一次讀寫；
7 如權(quán)利要求4所述的接口電路，其特征在于所述的讀寫對象(3)為具有復雜時序要求的讀寫對象。
8 如權(quán)利要求4所述的接口電路，其特征在于所述具有復雜時序要求的讀寫對象為雙口隨機存儲器DPRAM。
9 如權(quán)利要求4所述的接口電路，其特征在于任意讀寫指令都可在兩個DPRAM讀寫周期內(nèi)完成。
全文摘要
一種CPU與讀寫對象建立同步聯(lián)系的方法和接口電路,方法是將讀寫使能信號選為被同步采樣信號,讀寫對象未反饋讀寫完成的確認信號給CPU時,該信號保持有效;而讀寫對象的某一信號用做采樣信號,保證同步采樣后,滿足讀寫對象的時序要求并完成讀寫。讀寫完成后產(chǎn)生確認信號給CPU,CPU結(jié)束讀寫指令;接口電路中添加了同步電路4,讀寫確認電路5,本發(fā)明建立了CPU與復雜時序讀寫對象的同步聯(lián)系并發(fā)明一種高效接口電路。
文檔編號G06F13/42GK1271129SQ9911615
公開日2000年10月25日 申請日期1999年4月21日 優(yōu)先權(quán)日1999年4月21日
發(fā)明者李美云, 郭三新, 史江一 申請人:深圳市中興通訊股份有限公司